JPH01105397A - 記憶装置のデータ消去方法 - Google Patents
記憶装置のデータ消去方法Info
- Publication number
- JPH01105397A JPH01105397A JP62261555A JP26155587A JPH01105397A JP H01105397 A JPH01105397 A JP H01105397A JP 62261555 A JP62261555 A JP 62261555A JP 26155587 A JP26155587 A JP 26155587A JP H01105397 A JPH01105397 A JP H01105397A
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- Japan
- Prior art keywords
- memory
- storage device
- gate
- voltage
- chip
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置、特にＥＦＲＯＭのような不揮発生メ
モリにおけるデータ消去方法に関するものである。
モリにおけるデータ消去方法に関するものである。
ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を
用いたイレーザブル・プログラマブル・リード・オンリ
ーメモリ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａ−ｂｌ
ｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ＋以下ＥＰＲＯ
Ｍと言う）に於いては、セラミックパッケージの主面に
窓部を設け、この部分より紫外線を照射し、記憶を消去
する方法は周知であるが、このセラミックパッケージは
高価であるため、最近では、パッケージをレジン（プラ
スチック）封止し、コストの低減を図ったものがある。
用いたイレーザブル・プログラマブル・リード・オンリ
ーメモリ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａ−ｂｌ
ｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ＋以下ＥＰＲＯ
Ｍと言う）に於いては、セラミックパッケージの主面に
窓部を設け、この部分より紫外線を照射し、記憶を消去
する方法は周知であるが、このセラミックパッケージは
高価であるため、最近では、パッケージをレジン（プラ
スチック）封止し、コストの低減を図ったものがある。
この様な製品はワン・タイム・エレクトリカリ・プログ
ラマブル・リード・オンリ・メモリ（Ｏｎｅ Ｔｉｍｅ
ＥｌｅｃｔｒｌｃａｌｌｙＰｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙｗ 以下ＯＴＦＲ
ＯＭと言う）呼ばれている。例えば日立製作所発行「昭
和５９年９月版日立アイシーデータブック」第２９０頁
に記載されている製品名ＨＮ４８２７６４Ｆ−３がそれ
である。この様な記憶装置は低コストであるが、反面紫
外線によるデータ消去はできない。この様なレジン封止
ＥＦＲＯＭを消去する方法として、封止体外部よりＸ線
を照射し、Ｊ！にその後熱処理を行うことにより、ＲＯ
Ｍのデータを消去する方法を概に特願６０−１７４１５
２で提案している。この方法はまずＸ線照射により、７
０−ティングゲートに注入されていた電子を光電流とし
て放出させ、その後安定した再書込みができるよ５に熱
処理を行うとい５ものである。すなわち、ｘｉ熱照射際
に発生したホールとエレクトロン対のうちの正電荷（ホ
ール）がｓＩＯ，膜やＳｉ基板とｓ ｉ ｏ、膜界面に
トラップされるため、その後熱処理工程を行うことによ
り熱励起により、電子を注入し、この電荷を中和させる
か、移動させ正常な状態に戻し安定した再書込みを行お
うとするものである。
ラマブル・リード・オンリ・メモリ（Ｏｎｅ Ｔｉｍｅ
ＥｌｅｃｔｒｌｃａｌｌｙＰｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙｗ 以下ＯＴＦＲ
ＯＭと言う）呼ばれている。例えば日立製作所発行「昭
和５９年９月版日立アイシーデータブック」第２９０頁
に記載されている製品名ＨＮ４８２７６４Ｆ−３がそれ
である。この様な記憶装置は低コストであるが、反面紫
外線によるデータ消去はできない。この様なレジン封止
ＥＦＲＯＭを消去する方法として、封止体外部よりＸ線
を照射し、Ｊ！にその後熱処理を行うことにより、ＲＯ
Ｍのデータを消去する方法を概に特願６０−１７４１５
２で提案している。この方法はまずＸ線照射により、７
０−ティングゲートに注入されていた電子を光電流とし
て放出させ、その後安定した再書込みができるよ５に熱
処理を行うとい５ものである。すなわち、ｘｉ熱照射際
に発生したホールとエレクトロン対のうちの正電荷（ホ
ール）がｓＩＯ，膜やＳｉ基板とｓ ｉ ｏ、膜界面に
トラップされるため、その後熱処理工程を行うことによ
り熱励起により、電子を注入し、この電荷を中和させる
か、移動させ正常な状態に戻し安定した再書込みを行お
うとするものである。
以上のように上記に述べた技術においては、長時間、あ
るいは高出方のＸ線照射はメモリ素子以外の周辺素子の
Ｖｔｈの変動を引き起こし、またその変動を完全に回復
させるためには高温度の熱処理を必要とした。しかし、
レジン封止のパッケージの熱転位点を超える高温度の熱
処理を行うとパッケージの外観不良を引き起こす問題が
あった。
るいは高出方のＸ線照射はメモリ素子以外の周辺素子の
Ｖｔｈの変動を引き起こし、またその変動を完全に回復
させるためには高温度の熱処理を必要とした。しかし、
レジン封止のパッケージの熱転位点を超える高温度の熱
処理を行うとパッケージの外観不良を引き起こす問題が
あった。
本発明の発明者は上記問題を解決するために、Ｘ線照射
によるデータ消去だけでなく、同時に、メモリ素子のワ
ード線に電圧印加を加え、書き込まれた電子を短時間に
消去しようとするものである。
によるデータ消去だけでなく、同時に、メモリ素子のワ
ード線に電圧印加を加え、書き込まれた電子を短時間に
消去しようとするものである。
以上の様に、Ｘ線照射と同時にメモリ素子のワード線に
電圧印加を行うので、短時間でメモリ素子のデータ消去
を行うことができる。また記憶素素子以外の周辺素子の
Ｖｔｈの変動を最少限にとどめることができる。更にそ
の後に熱処理を行うことが望ましいが、その場合その処
理を低温度で行っても、確実にメモリ素子以外の素子の
Ｖｔｈの変動を正常なものに戻すことができる。
電圧印加を行うので、短時間でメモリ素子のデータ消去
を行うことができる。また記憶素素子以外の周辺素子の
Ｖｔｈの変動を最少限にとどめることができる。更にそ
の後に熱処理を行うことが望ましいが、その場合その処
理を低温度で行っても、確実にメモリ素子以外の素子の
Ｖｔｈの変動を正常なものに戻すことができる。
また、上記方法を用いることにより、熱転位点の低いレ
ジンを使用することもできる。
ジンを使用することもできる。
更に、Ｘ線照射時間と、熱処理時間が短縮されるので、
今までに比べ、消去処理時間が大幅に短縮される。
今までに比べ、消去処理時間が大幅に短縮される。
以下、本発明を実施例に基づいて詳細に説明する。
第１図は本発明によるデータ消去方法の工程図である。
この図かられかるように、チップ７を内蔵したレジンパ
ッケージ８を電圧印加装置１１上の所定位置に載置する
。このチップは、第２図に示した様なシステム構成とな
っていて、メモリマトリックス（Ｍｅｍｏｒｙ Ｍａｔ
ｒｉｘ） ２４ 、 Ｘデコーダ１８、 Ｙ−７’コー
タ１７． Ｙゲー）２０．出カハッ７ア１９．ディスイ
ネーブルあるいはイネーブル状態等を制御するプログラ
ムロジック制御回路１６からなっている。またメモリマ
トリックス２１の回路構成は例えば第４図のようになっ
ており、またそのメモリセルは、例えば第３図のような
ＭＯＳＦＥＴを用いた積層ゲート・メモリセル構成とな
っている。すなわちｐ型基板２８にｎ型ソース領域２５
．ｎ型ドレイン領域２６が形成され、チャンネル部には
しきい値電圧を所定の値にするためにｐ型イオン打込み
層２７が設けられている。基板２８主面には、Ｓｉｎ、
からなる電気的絶縁Ｍ３１を介してポリシリコンからな
るフルーティングゲート３０．コントロールゲート２９
が設けられており、さらにアルミニウムからなる金属電
極２２，２３，２４がそれぞれ設けられている。
ッケージ８を電圧印加装置１１上の所定位置に載置する
。このチップは、第２図に示した様なシステム構成とな
っていて、メモリマトリックス（Ｍｅｍｏｒｙ Ｍａｔ
ｒｉｘ） ２４ 、 Ｘデコーダ１８、 Ｙ−７’コー
タ１７． Ｙゲー）２０．出カハッ７ア１９．ディスイ
ネーブルあるいはイネーブル状態等を制御するプログラ
ムロジック制御回路１６からなっている。またメモリマ
トリックス２１の回路構成は例えば第４図のようになっ
ており、またそのメモリセルは、例えば第３図のような
ＭＯＳＦＥＴを用いた積層ゲート・メモリセル構成とな
っている。すなわちｐ型基板２８にｎ型ソース領域２５
．ｎ型ドレイン領域２６が形成され、チャンネル部には
しきい値電圧を所定の値にするためにｐ型イオン打込み
層２７が設けられている。基板２８主面には、Ｓｉｎ、
からなる電気的絶縁Ｍ３１を介してポリシリコンからな
るフルーティングゲート３０．コントロールゲート２９
が設けられており、さらにアルミニウムからなる金属電
極２２，２３，２４がそれぞれ設けられている。
前記パッケージ８が載置された電圧印加装置１１はメモ
リセルのワード線に電圧を印加するように構成されてい
る。
リセルのワード線に電圧を印加するように構成されてい
る。
Ｘ線６は、電極３から熱電子を放出し、ターゲット（Ｃ
ｒ）５に衝突せしめることにより発生させる。
ｒ）５に衝突せしめることにより発生させる。
以上の様な構成を用いた装置により、第１図ａに示した
様にパッケージ８外部より、前記パッケージ８に内蔵さ
れたチップ７にＸ線照射を行うと同時にチップ７のメモ
リマトリックスに配置されたメそリセルのワード線に電
圧を印加する。この電圧の印加の方法については第５図
に示した様々３通りの方法がある。
様にパッケージ８外部より、前記パッケージ８に内蔵さ
れたチップ７にＸ線照射を行うと同時にチップ７のメモ
リマトリックスに配置されたメそリセルのワード線に電
圧を印加する。この電圧の印加の方法については第５図
に示した様々３通りの方法がある。
（１）ゲートにプラス←）印加を行い、ソース（ドレイ
ン）側にマイナス（→印加を行い、７０−ティングゲー
ト内にトラップされているエレクトロンを活性化し、Ｘ
ｉを照射する。
ン）側にマイナス（→印加を行い、７０−ティングゲー
ト内にトラップされているエレクトロンを活性化し、Ｘ
ｉを照射する。
（２）ゲートにマイナス（−）印加を行い、ソース（ド
レイン）側をＧＮＤ（グラウンド）とし、フローティン
グゲート内にトラップされているエレクトロンのトンネ
ル効果を利用し、Ｘ線を照射する。
レイン）側をＧＮＤ（グラウンド）とし、フローティン
グゲート内にトラップされているエレクトロンのトンネ
ル効果を利用し、Ｘ線を照射する。
（３）上記（２）と同様であるがゲートをＧＮＤ（グラ
ウンド）とし、ソース（ドレイン）側に＋（プラス）印
加を行い、Ｘ線を照射する。
ウンド）とし、ソース（ドレイン）側に＋（プラス）印
加を行い、Ｘ線を照射する。
更に、上記（１） 、 （２）の方法では、ゲートにそ
れぞれ士、−の重加を印加するために、ワード線を１本
づつ選択し、消去していく必要があるが、この（３）の
方法によればゲート電極をＧＮＤ（グラウンド）とし、
ソース（ドレイン）側を十とするため複数のワード線を
同時にまとめて消去することができる。
れぞれ士、−の重加を印加するために、ワード線を１本
づつ選択し、消去していく必要があるが、この（３）の
方法によればゲート電極をＧＮＤ（グラウンド）とし、
ソース（ドレイン）側を十とするため複数のワード線を
同時にまとめて消去することができる。
以上の様にメモリセルのワード線に電圧を印加すること
により、Ｘ線照射による７０−ティングゲート３０に蓄
積された電子を光電流として放出する効果と相乗し、短
時間で７０−ティングゲート３０内に蓄積された電子を
、短時間で消失させることができる。
により、Ｘ線照射による７０−ティングゲート３０に蓄
積された電子を光電流として放出する効果と相乗し、短
時間で７０−ティングゲート３０内に蓄積された電子を
、短時間で消失させることができる。
この後、第１図すに示したようなヒートブロック１２を
有し、かつ雰囲気がＮ２ガス等の不活性ガスで満たされ
たアニール炉でアニールすることにより、Ｘ線照射によ
りＳ１０．膜やＳｉ基板にトラップされたホールを熱励
起により電子を注入することにより再結合させ、周辺素
子のＶｔｈの変動を元に戻すことができ、安定した書き
込みが行えるようになる。
有し、かつ雰囲気がＮ２ガス等の不活性ガスで満たされ
たアニール炉でアニールすることにより、Ｘ線照射によ
りＳ１０．膜やＳｉ基板にトラップされたホールを熱励
起により電子を注入することにより再結合させ、周辺素
子のＶｔｈの変動を元に戻すことができ、安定した書き
込みが行えるようになる。
本発明によれば、チップに対するＸｉの照射時間を短縮
することができ、チップ内のメモリセル以外の素子のＶ
ｔｈの変動を最少限に止め、チップのダメージを少なく
することができる。
することができ、チップ内のメモリセル以外の素子のＶ
ｔｈの変動を最少限に止め、チップのダメージを少なく
することができる。
チップ内の素子のＶｔｈの変動を最少限に止められるた
め、後のアニール工程の温度を低くすることができる。
め、後のアニール工程の温度を低くすることができる。
アニール温度を低くすることができるため、熱転移点の
低いレジンを使用したＲＯＭの消去も可能とすることが
できる。
低いレジンを使用したＲＯＭの消去も可能とすることが
できる。
第１図（ａ）、 （ｂ）、 （ｃ）は、本発明の実施例
を示す工程図、 第２図は、ＯＴＦＲＯＭのシステム構成図、第３図は、
メモリセルのデバイス構造を示す断面図、 第４図は、ＯＴＦＲＯＭのメモリセル部の回路圧の印加
例の模式図。 １・・・電源、２・・・封止管、３・・・電極、４・・
・電子線、５・・・ターケラト、６・・・Ｘ線、７・・
・チップ、８・・・封止体、９・・・リード、１０・・
・電圧印加装置挿入孔、１１・・・電圧印加装置、１２
・・・ヒートブロック、１３・・・ホットジェット注入
筒、１４・・・アニール装置、１５・・・ロムライタ、
１６・・・制御回路、１７・・・Ｘデコーダ、１８・・
・Ｘデコーダ、１９・・・出力バッ７ア、２０・・・Ｙ
ゲート、２１・・・メモリマトリックス、２２，２３，
２４・・・ＡＩ電極、２５・・・ソース、２６・・・ド
レイン、２７・・・インプラｐ領域、２８・・・シリコ
ン基板、２９・・・コントロールゲート、３０・・・フ
ローティングゲート。 ＤＬｂ／ ＤＬｔｙ−ｆ ＤＬａＺ ｐＬ
ｂ２第 ５ 図 （ｌン ンと７
を示す工程図、 第２図は、ＯＴＦＲＯＭのシステム構成図、第３図は、
メモリセルのデバイス構造を示す断面図、 第４図は、ＯＴＦＲＯＭのメモリセル部の回路圧の印加
例の模式図。 １・・・電源、２・・・封止管、３・・・電極、４・・
・電子線、５・・・ターケラト、６・・・Ｘ線、７・・
・チップ、８・・・封止体、９・・・リード、１０・・
・電圧印加装置挿入孔、１１・・・電圧印加装置、１２
・・・ヒートブロック、１３・・・ホットジェット注入
筒、１４・・・アニール装置、１５・・・ロムライタ、
１６・・・制御回路、１７・・・Ｘデコーダ、１８・・
・Ｘデコーダ、１９・・・出力バッ７ア、２０・・・Ｙ
ゲート、２１・・・メモリマトリックス、２２，２３，
２４・・・ＡＩ電極、２５・・・ソース、２６・・・ド
レイン、２７・・・インプラｐ領域、２８・・・シリコ
ン基板、２９・・・コントロールゲート、３０・・・フ
ローティングゲート。 ＤＬｂ／ ＤＬｔｙ−ｆ ＤＬａＺ ｐＬ
ｂ２第 ５ 図 （ｌン ンと７
Claims (1)
- 【特許請求の範囲】 １、記憶手段と該記憶手段を封止する封止体とを有する
記憶装置のデータ消去方法であつて、前記記憶手段のワ
ード線に電圧を印加しながら前記封止体外部よりＸ線を
照射することを特徴とする記憶装置のデータ消去方法。 ２、Ｘ線照射後、熱処理を行うことを特徴とする特許請
求の範囲第１項記載の記憶装置のデータ消去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261555A JPH01105397A (ja) | 1987-10-19 | 1987-10-19 | 記憶装置のデータ消去方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261555A JPH01105397A (ja) | 1987-10-19 | 1987-10-19 | 記憶装置のデータ消去方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01105397A true JPH01105397A (ja) | 1989-04-21 |
Family
ID=17363524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261555A Pending JPH01105397A (ja) | 1987-10-19 | 1987-10-19 | 記憶装置のデータ消去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01105397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392933B1 (en) | 1990-09-14 | 2002-05-21 | Oki Electric Industry Co., Ltd. | EEPROM erasing method |
-
1987
- 1987-10-19 JP JP62261555A patent/JPH01105397A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392933B1 (en) | 1990-09-14 | 2002-05-21 | Oki Electric Industry Co., Ltd. | EEPROM erasing method |
| US6459623B1 (en) | 1990-09-14 | 2002-10-01 | Oki Electric Industry Co., Ltd. | EEPROM erasing method |
| US6744677B2 (en) | 1990-09-14 | 2004-06-01 | Oki Electric Industry Co., Ltd. | EEPROM erasing method |
| US6771544B2 (en) | 1990-09-14 | 2004-08-03 | Oki Electric Industry Co., Ltd. | EEPROM writing method |
| US7031197B2 (en) | 1990-09-14 | 2006-04-18 | Oki Electric Industry Co., Ltd. | EEPROM writing and reading method |
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