JPH01105609A - Ａｇｃ回路 - Google Patents
Ａｇｃ回路Info
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- JPH01105609A JPH01105609A JP26156687A JP26156687A JPH01105609A JP H01105609 A JPH01105609 A JP H01105609A JP 26156687 A JP26156687 A JP 26156687A JP 26156687 A JP26156687 A JP 26156687A JP H01105609 A JPH01105609 A JP H01105609A
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- voltage
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＡＧＣ回路に係シ、例えばテレビチューナや
衛星放送受信機ＩＧＨｚチューナに使用して好適なＡＧ
Ｃ回路に関する。
衛星放送受信機ＩＧＨｚチューナに使用して好適なＡＧ
Ｃ回路に関する。
テレビジョン受像機や衛星放送受信機等のチューナに用
いるＡＧＣ回路の代表的な例が特開昭５７−１６２８１
０公報に記載されている。このＡＧＣ回路は、デュアル
ゲートＦＥｉＴを用いるソース接地形回路でゲート２に
ＡＧＣの制御電圧を印加し、ゲート１から入力される高
周波信号の利得を制御するものである。この種のＡＧＣ
回路をチューナのＲＦ増幅部に用いる場合、利得制御特
性はもちろんのこと、入出力ＶＳＷＲ，歪特性に優れて
いなければならない。たとえば入力信号周波数がＩＧＨ
ｚ帯で許容入力レベル範囲が−２０〜−６０ｄＢｍの衛
星放送受信機用ＩＧＨｚチューナを例にとるならば、Ａ
ＧＣ回路の最大入力レベルは−２０ｄＢｍ以上になシ歪
特性に優れかつ４０ｄＢ以上の利得制御量が必要である
。しかしＩＧＨｚ帯ではＧ、Ａ、 Ｆ Ｅ ’Ｉ’を用
いても４０ｄＢ以上の利得制御は難しく、一般にピンダ
イオードから成る減衰回路と併用する。このピンダイオ
ードを用いる減衰回路の例が特開昭５６−１０７６５２
号公報に記載されているがピンダイオードを用いる場合
、それを駆動する電流源回路が必要である。
いるＡＧＣ回路の代表的な例が特開昭５７−１６２８１
０公報に記載されている。このＡＧＣ回路は、デュアル
ゲートＦＥｉＴを用いるソース接地形回路でゲート２に
ＡＧＣの制御電圧を印加し、ゲート１から入力される高
周波信号の利得を制御するものである。この種のＡＧＣ
回路をチューナのＲＦ増幅部に用いる場合、利得制御特
性はもちろんのこと、入出力ＶＳＷＲ，歪特性に優れて
いなければならない。たとえば入力信号周波数がＩＧＨ
ｚ帯で許容入力レベル範囲が−２０〜−６０ｄＢｍの衛
星放送受信機用ＩＧＨｚチューナを例にとるならば、Ａ
ＧＣ回路の最大入力レベルは−２０ｄＢｍ以上になシ歪
特性に優れかつ４０ｄＢ以上の利得制御量が必要である
。しかしＩＧＨｚ帯ではＧ、Ａ、 Ｆ Ｅ ’Ｉ’を用
いても４０ｄＢ以上の利得制御は難しく、一般にピンダ
イオードから成る減衰回路と併用する。このピンダイオ
ードを用いる減衰回路の例が特開昭５６−１０７６５２
号公報に記載されているがピンダイオードを用いる場合
、それを駆動する電流源回路が必要である。
上記したデュアルゲー）ＦＥＴのＡＧＣ回路とピンダイ
オードで構成するＡＧＣ回路を用いることにより大きな
利得制御量を得ることはできるがピンダイオードに電流
を供給するための駆動回路が必要になるため、使用素子
数が増え、回路が大形化・複雑化するうえ、ＦＥ’ｌ’
のドレイン電流の他にピンダイオードの駆動電流を流す
ため消費電力が大きいという問題があった。
オードで構成するＡＧＣ回路を用いることにより大きな
利得制御量を得ることはできるがピンダイオードに電流
を供給するための駆動回路が必要になるため、使用素子
数が増え、回路が大形化・複雑化するうえ、ＦＥ’ｌ’
のドレイン電流の他にピンダイオードの駆動電流を流す
ため消費電力が大きいという問題があった。
本発明の目的は、小形で低消費電力で利得制御量の大き
なＡＧＣ回路を提供する点にある。
なＡＧＣ回路を提供する点にある。
上記目的は、デュアルゲー）ＦＥＴのソース接地形利得
制御回路において、ゲート１とソースをチョークコイル
で接続し、ＦＩｉｆＴのゲート１とドレインにピンダイ
オードから成る減衰回路を接続する構成とし、ゲー）２
に印加する電圧でゲート１の電圧とドレイン電流を変化
させＦＥＴの入力側の減衰回路と出力側の減衰回路の減
衰量を制御し、それぞれの減衰回路を構成するピンダイ
オードの駆動電流をＦＥＴのドレイ／電流と共通にする
ことで達成される。
制御回路において、ゲート１とソースをチョークコイル
で接続し、ＦＩｉｆＴのゲート１とドレインにピンダイ
オードから成る減衰回路を接続する構成とし、ゲー）２
に印加する電圧でゲート１の電圧とドレイン電流を変化
させＦＥＴの入力側の減衰回路と出力側の減衰回路の減
衰量を制御し、それぞれの減衰回路を構成するピンダイ
オードの駆動電流をＦＥＴのドレイ／電流と共通にする
ことで達成される。
デュアルゲートＦＥＴのドレインにバイアスを与える抵
抗とドレインの間にピンダイオードを接続し、ソースと
ゲート１をチョークコイルあるいはチョークコイルと低
抵抗で接続し、抵抗で接地するピンダイオードをゲート
１に接続することによシ、出力側のピンダイオードの駆
動電流とＦＥＴのドレイン電流を共通にできドレイン電
流の一部で入力側のピンダイオードを駆動できるためＦ
Ｅ’ｌ’がピンダイオードの駆動部となる。また、ソー
スの電圧は、ドレイン電流が入力のピンダイオードの接
地抵抗およびソースのバイアス回路を流れてオートバイ
アスになる成分とソースのバイアス回路による成分で決
ｔ９、ゲート２の電圧が最大の時ドレイン電流が最大で
ソー′ス電圧も最大となっており、ゲート２電圧が下が
るに従いドレイン電流が減少しソース電圧が下がる。し
たがってゲート１電圧とソース電圧は同様の変化をする
ため、ゲート２電圧が最大の時ドレイン電流が最大でＦ
’ＥＴの利得が最大になり出力のピンダイオードによる
減衰が最小で、ゲート１電圧が最大のため入力のピンダ
イオードによる減衰も最小になる。
抗とドレインの間にピンダイオードを接続し、ソースと
ゲート１をチョークコイルあるいはチョークコイルと低
抵抗で接続し、抵抗で接地するピンダイオードをゲート
１に接続することによシ、出力側のピンダイオードの駆
動電流とＦＥＴのドレイン電流を共通にできドレイン電
流の一部で入力側のピンダイオードを駆動できるためＦ
Ｅ’ｌ’がピンダイオードの駆動部となる。また、ソー
スの電圧は、ドレイン電流が入力のピンダイオードの接
地抵抗およびソースのバイアス回路を流れてオートバイ
アスになる成分とソースのバイアス回路による成分で決
ｔ９、ゲート２の電圧が最大の時ドレイン電流が最大で
ソー′ス電圧も最大となっており、ゲート２電圧が下が
るに従いドレイン電流が減少しソース電圧が下がる。し
たがってゲート１電圧とソース電圧は同様の変化をする
ため、ゲート２電圧が最大の時ドレイン電流が最大でＦ
’ＥＴの利得が最大になり出力のピンダイオードによる
減衰が最小で、ゲート１電圧が最大のため入力のピンダ
イオードによる減衰も最小になる。
ゲート２電圧が最小の時、ドレイン電流が最小でＦＥＴ
の利得は最小になり、出力のピンダイオードによる減衰
が最大で、ゲート１電圧が最小のため入力のピンダイオ
ードによる減衰が最大になる。
の利得は最小になり、出力のピンダイオードによる減衰
が最大で、ゲート１電圧が最小のため入力のピンダイオ
ードによる減衰が最大になる。
このように、ゲート２の電圧でＦＥＴの利得と入力側と
出力側のピンダイオードによる減衰量を同時に制御する
ことが可能となる。
出力側のピンダイオードによる減衰量を同時に制御する
ことが可能となる。
以下、本発明を第１図〜第５図を用いて詳細に説明する
。第１図は本発明の一実施例を示している。第１図に示
す本発明のＡＧＣ回路はデュアルゲートＦＥＴ１とピン
ダイオード２，５，４．５を基本構成としているｉデュ
アルゲートＦＥ’Ｉ’１はソースをコンデンサ１２で接
地し、ゲー）ＩＫ大入力ドレインから出力する信号の利
得をゲート２電圧・で制御するソース接地形の増幅回路
を構成しゲート２は抵抗２５を介してＡＧＣ電圧供給端
子８に接続し、ソースには電源電圧を抵抗１７．１８で
分圧した電圧を加え、ソースとゲート１の間にチョーク
コイル１９と抵抗２０の直列回路を接続する。
。第１図は本発明の一実施例を示している。第１図に示
す本発明のＡＧＣ回路はデュアルゲートＦＥＴ１とピン
ダイオード２，５，４．５を基本構成としているｉデュ
アルゲートＦＥ’Ｉ’１はソースをコンデンサ１２で接
地し、ゲー）ＩＫ大入力ドレインから出力する信号の利
得をゲート２電圧・で制御するソース接地形の増幅回路
を構成しゲート２は抵抗２５を介してＡＧＣ電圧供給端
子８に接続し、ソースには電源電圧を抵抗１７．１８で
分圧した電圧を加え、ソースとゲート１の間にチョーク
コイル１９と抵抗２０の直列回路を接続する。
ＦＥＴのゲート１にピンダイオード２のアノードを接続
し、ピンダイオード２のカソードは抵抗２４を介して接
地し、ピンダイオード２のカソードにピンダイオード３
のカソードを接続し、ピンダイオード３のアノードはコ
ンデンサ２２を介して接地しピンダイオード３のアノー
ドに電源電圧を抵抗２１．２５で分圧した電圧を与える
。また、ドレインにピンダイオード４のカソードを接続
しビンダイオード４のアノードは抵抗１３を介して電源
電圧端子９に接続し、ピンダイオード４のアノードにピ
ンダイオード５のアノードを接続しピンダイオード５の
カソードはコンデンサ１６を介して接地し、ピンダイオ
ード５のカソードに電源電圧を抵抗１４．１５で分圧し
た電圧を与える。ピンダイオード２のカソードをコンデ
ンサ１０を介して入力端子に接続し、ピンダイオード４
のアノードをコンデンサ１１を介して出力端子７に接続
してＡＧＣ回路を構成している。本ＡＧＣ回路において
、ＡＧＣ電圧ＶＡＧ（ｔが最大の時ＦＥ’ｒ１のドレイ
ン電流ＩＤが最大となり、ソース電圧ｖ８はドレイン電
流ＩＤが抵抗２４と抵抗１８を流れてオートバイアスに
なる成分と抵抗１７を流れる電流による成分で決まシ最
犬となりゲート１電圧１ｏｏｔ も最大となる。このと
き、抵抗２４はピンダイオード２による減衰量が小さく
なるように選ぶことでピンダイオード２による減衰量が
最小でドレイン電流ＩＤが最大であることからピンダイ
オード４による減衰量が最小でＦＥＴ１の利得は最大で
ある。ＡＧＣ電圧ｖＡａｃが下がるとドレイン電流ＩＤ
が減少しＦＥＴ１の利得が減少しピンダイオード４によ
る減衰量が増加し、ソース電圧Ｖ、およびゲー）１１圧
ＶＧＩが下がシビンダイオード２を流れる電流が減少し
ピンダイオード２による減衰量が増加する。一方、ピン
ダイオード３およびピンダイオード５はＡＧＣ電圧ｖｈ
ｏｃが最大の時にオフ状態となるように抵抗２１ 、２
５および１４．１５を選ぶ。ピンダイオード３．５がオ
ン状態の時は、さらにピンダイオード６．５による減衰
が加わる。ＡＧＣ電圧ＶＡＧＣがＯＶの時、ドレイン電
流ＩＤが零になりＦＥＴ１の利得が最小となシビンダイ
オード４，５による減衰量が最大となシ、ソース電圧ｖ
ｌｌとゲート１を圧ＶＩＩＮは抵抗１７を流れる電流の
みで決まシ最小となるためピンダイオード２，３による
減衰量が最大となる。第２図は第１図に示した本発明回
路のＡＧＣ電圧に対する利得を示したもので、ＡＧＣ電
圧を０〜６ｖに設定し、９５０〜１７５０ＭＨｚの帯域
で測定したものである。本実施例によれば、ＦＥＴのゲ
ート２電圧に応じてゲート１電圧を変えるためゲート１
に直接接続したピンダイオードによる減衰蓋を制御でき
、ドレイン電流の増減でドレイ／に直接接続したピンダ
イオードによる減衰量を制御できるうえ、両方のピンダ
イオードの駆動電流とＦＥＴのドレイン電流を共通にで
きるため、ピンダイオードの駆動回路を必要としない６
したがって、小形で低消費電力で大きな利得制御量を得
ることが可能になる。また、強電界時では、Ｆ’ＥＴの
入力信号はゲート１に接続するピンダイオードで減衰さ
れた信号であるためＦＥＴより歪特性に優れたピンダイ
オードを用いればＡＧＣ回路の歪特性改善に効果が大き
い、さらに、ドレインとゲート１に接続するピンダイオ
ードがオン状態になる電圧を選ぶことで、ＡＧＣ電圧の
変化にともなう入出力インピーダンスの変化を小さくで
き入出力インピーダンスの安定化の効果もある。
し、ピンダイオード２のカソードは抵抗２４を介して接
地し、ピンダイオード２のカソードにピンダイオード３
のカソードを接続し、ピンダイオード３のアノードはコ
ンデンサ２２を介して接地しピンダイオード３のアノー
ドに電源電圧を抵抗２１．２５で分圧した電圧を与える
。また、ドレインにピンダイオード４のカソードを接続
しビンダイオード４のアノードは抵抗１３を介して電源
電圧端子９に接続し、ピンダイオード４のアノードにピ
ンダイオード５のアノードを接続しピンダイオード５の
カソードはコンデンサ１６を介して接地し、ピンダイオ
ード５のカソードに電源電圧を抵抗１４．１５で分圧し
た電圧を与える。ピンダイオード２のカソードをコンデ
ンサ１０を介して入力端子に接続し、ピンダイオード４
のアノードをコンデンサ１１を介して出力端子７に接続
してＡＧＣ回路を構成している。本ＡＧＣ回路において
、ＡＧＣ電圧ＶＡＧ（ｔが最大の時ＦＥ’ｒ１のドレイ
ン電流ＩＤが最大となり、ソース電圧ｖ８はドレイン電
流ＩＤが抵抗２４と抵抗１８を流れてオートバイアスに
なる成分と抵抗１７を流れる電流による成分で決まシ最
犬となりゲート１電圧１ｏｏｔ も最大となる。このと
き、抵抗２４はピンダイオード２による減衰量が小さく
なるように選ぶことでピンダイオード２による減衰量が
最小でドレイン電流ＩＤが最大であることからピンダイ
オード４による減衰量が最小でＦＥＴ１の利得は最大で
ある。ＡＧＣ電圧ｖＡａｃが下がるとドレイン電流ＩＤ
が減少しＦＥＴ１の利得が減少しピンダイオード４によ
る減衰量が増加し、ソース電圧Ｖ、およびゲー）１１圧
ＶＧＩが下がシビンダイオード２を流れる電流が減少し
ピンダイオード２による減衰量が増加する。一方、ピン
ダイオード３およびピンダイオード５はＡＧＣ電圧ｖｈ
ｏｃが最大の時にオフ状態となるように抵抗２１ 、２
５および１４．１５を選ぶ。ピンダイオード３．５がオ
ン状態の時は、さらにピンダイオード６．５による減衰
が加わる。ＡＧＣ電圧ＶＡＧＣがＯＶの時、ドレイン電
流ＩＤが零になりＦＥＴ１の利得が最小となシビンダイ
オード４，５による減衰量が最大となシ、ソース電圧ｖ
ｌｌとゲート１を圧ＶＩＩＮは抵抗１７を流れる電流の
みで決まシ最小となるためピンダイオード２，３による
減衰量が最大となる。第２図は第１図に示した本発明回
路のＡＧＣ電圧に対する利得を示したもので、ＡＧＣ電
圧を０〜６ｖに設定し、９５０〜１７５０ＭＨｚの帯域
で測定したものである。本実施例によれば、ＦＥＴのゲ
ート２電圧に応じてゲート１電圧を変えるためゲート１
に直接接続したピンダイオードによる減衰蓋を制御でき
、ドレイン電流の増減でドレイ／に直接接続したピンダ
イオードによる減衰量を制御できるうえ、両方のピンダ
イオードの駆動電流とＦＥＴのドレイン電流を共通にで
きるため、ピンダイオードの駆動回路を必要としない６
したがって、小形で低消費電力で大きな利得制御量を得
ることが可能になる。また、強電界時では、Ｆ’ＥＴの
入力信号はゲート１に接続するピンダイオードで減衰さ
れた信号であるためＦＥＴより歪特性に優れたピンダイ
オードを用いればＡＧＣ回路の歪特性改善に効果が大き
い、さらに、ドレインとゲート１に接続するピンダイオ
ードがオン状態になる電圧を選ぶことで、ＡＧＣ電圧の
変化にともなう入出力インピーダンスの変化を小さくで
き入出力インピーダンスの安定化の効果もある。
第３図〜第５図に本発明の別の実施例を示す。
第１図と対応する部分については同一の符号を付して夫
々の説明を省略する。第３図においては５ＦＥＴのソー
スに電圧を与える手段として、ＦＥＴ１のソースと電源
端子９間に抵抗１７を接続しソースとソースの接地抵抗
１８の間にダイオード２６を接続する。本実施例の場合
、ソース電圧Ｖ、およびゲート１電圧ＶＧ１はドレイン
電流ＩＤが抵抗２４と抵抗１８を流れてオートバイアス
になる成分と抵抗１７を流れる電流による成分で決まる
。第１図に示した例と異なる点は、ＡＧＣ電圧ＶＡＧＣ
が微小な時のゲート２−ソース間電圧ＶＧ２Ｂを第１図
の場合よシダイオード２−６の電圧降下分大きくできる
点で、ＡＧＣ電圧ｖＡＧｃが低い場合の利得制御量の確
保が容易になる。したがって、第１図の場合と同様の効
果に加え、さらに利得制御量の拡大が図れる。９３４図
においては、ＦＥＴのソースに電圧を与える手段として
ＦＥＴ１のソースと電源端子９の間に抵抗１７を接続し
、ソースと接地間にツユナーダイオード２７と抵抗１８
の直列回路を接続する。本実施例において、ソース電圧
ＶｓはＡＧＣ電圧ｖｈａａが高い場合ＦＥＴ１のドレイ
ン電流ＩＤが抵抗２４およびツユナーダイオード２７と
抵抗１８を流れてオートバイアスで定まシ、ＡＧＣ電圧
が低い場合ツユナーダイオード２７の端子間電圧と抵抗
１８の両端電圧で決まる。したがって、ツユナーダイオ
ード２７により利得制御量や制御量のＡＧＣ電圧感度の
設定が容易である０本実施例によれば小形低消費電力で
大きな利得制御量を得ることが可能で入出力インピーダ
ンスの安定化や歪特性の改善にも効果があるうえ、設計
の自由度が大きいという利点がある。第５図は本発明の
別の実施例である。ＰｌｉｔＴ ｉはソースをコンデン
サ１２で接地しゲート２は抵抗２５を介してＡＧＣ電圧
供給端子８に接続しドレインにビンダイオード４のカソ
ードを接続しビンダイオード４のアノードは抵抗１３を
介して電源電圧端子９に接続しかつコンデンサ１１ｔ−
介して出力端子７に接続する。
々の説明を省略する。第３図においては５ＦＥＴのソー
スに電圧を与える手段として、ＦＥＴ１のソースと電源
端子９間に抵抗１７を接続しソースとソースの接地抵抗
１８の間にダイオード２６を接続する。本実施例の場合
、ソース電圧Ｖ、およびゲート１電圧ＶＧ１はドレイン
電流ＩＤが抵抗２４と抵抗１８を流れてオートバイアス
になる成分と抵抗１７を流れる電流による成分で決まる
。第１図に示した例と異なる点は、ＡＧＣ電圧ＶＡＧＣ
が微小な時のゲート２−ソース間電圧ＶＧ２Ｂを第１図
の場合よシダイオード２−６の電圧降下分大きくできる
点で、ＡＧＣ電圧ｖＡＧｃが低い場合の利得制御量の確
保が容易になる。したがって、第１図の場合と同様の効
果に加え、さらに利得制御量の拡大が図れる。９３４図
においては、ＦＥＴのソースに電圧を与える手段として
ＦＥＴ１のソースと電源端子９の間に抵抗１７を接続し
、ソースと接地間にツユナーダイオード２７と抵抗１８
の直列回路を接続する。本実施例において、ソース電圧
ＶｓはＡＧＣ電圧ｖｈａａが高い場合ＦＥＴ１のドレイ
ン電流ＩＤが抵抗２４およびツユナーダイオード２７と
抵抗１８を流れてオートバイアスで定まシ、ＡＧＣ電圧
が低い場合ツユナーダイオード２７の端子間電圧と抵抗
１８の両端電圧で決まる。したがって、ツユナーダイオ
ード２７により利得制御量や制御量のＡＧＣ電圧感度の
設定が容易である０本実施例によれば小形低消費電力で
大きな利得制御量を得ることが可能で入出力インピーダ
ンスの安定化や歪特性の改善にも効果があるうえ、設計
の自由度が大きいという利点がある。第５図は本発明の
別の実施例である。ＰｌｉｔＴ ｉはソースをコンデン
サ１２で接地しゲート２は抵抗２５を介してＡＧＣ電圧
供給端子８に接続しドレインにビンダイオード４のカソ
ードを接続しビンダイオード４のアノードは抵抗１３を
介して電源電圧端子９に接続しかつコンデンサ１１ｔ−
介して出力端子７に接続する。
ソースは抵抗１８で接地し、ソースとゲート１間にチョ
ークコイル２０と抵抗１９の直列回路を接続シ、ゲート
１＆Ｃビンダイ・オード２のアノードを接続しビンダイ
オード２のカソードは抵抗２４ｔ−介して接地しかつコ
ンデンサ１０を介して入力端子６に接続する。また、ビ
ンダイオード２０カソードにビンダイオード３のカソー
ドを接続しビンダイオード３のアノードはコンデンサ２
２を介して接地しかつ電源電圧を抵抗２１ 、２２で分
圧した電圧を与える。さらにソースにダイオード２８の
カソードを接続しアノードに電源電圧を抵抗２９゜３０
で分圧した電圧を加える。本ＡＧＣ回路において、ＡＧ
Ｃ電圧ＶＡＯＣが高くダイオード２８がオフ状態のとき
、ソース電圧ＶＢはドレイン電流ＩＤが抵抗１８と抵抗
２４を流れてオートバイアスで決ま＃）％ＡＧＯ電圧Ｖ
ＡｌＩＯが低くなシソ−スミ圧Ｖｓが下がシダイオード
２８がオン状態のとき、ソース電圧ｖ８は抵抗２９を流
れる電流で決まる。したがって１本実施によればゲート
１電圧Ｖａｔもソース電圧ＶｓＫ対応して変化するため
ゲート２の電圧でビンダイオード２の減衰量を制御でき
、またゲート２の電圧でドレイン電流ＩＤが変化するた
めビンダイオード４の減衰量とＦＢ’ｌ’１の利得を制
御できるため大きな利得制御量を得ることができ、ビン
ダイオード３がオン状態となる電圧を選ぶことで入カイ
／ビーダンスの安定化を図ることができ。
ークコイル２０と抵抗１９の直列回路を接続シ、ゲート
１＆Ｃビンダイ・オード２のアノードを接続しビンダイ
オード２のカソードは抵抗２４ｔ−介して接地しかつコ
ンデンサ１０を介して入力端子６に接続する。また、ビ
ンダイオード２０カソードにビンダイオード３のカソー
ドを接続しビンダイオード３のアノードはコンデンサ２
２を介して接地しかつ電源電圧を抵抗２１ 、２２で分
圧した電圧を与える。さらにソースにダイオード２８の
カソードを接続しアノードに電源電圧を抵抗２９゜３０
で分圧した電圧を加える。本ＡＧＣ回路において、ＡＧ
Ｃ電圧ＶＡＯＣが高くダイオード２８がオフ状態のとき
、ソース電圧ＶＢはドレイン電流ＩＤが抵抗１８と抵抗
２４を流れてオートバイアスで決ま＃）％ＡＧＯ電圧Ｖ
ＡｌＩＯが低くなシソ−スミ圧Ｖｓが下がシダイオード
２８がオン状態のとき、ソース電圧ｖ８は抵抗２９を流
れる電流で決まる。したがって１本実施によればゲート
１電圧Ｖａｔもソース電圧ＶｓＫ対応して変化するため
ゲート２の電圧でビンダイオード２の減衰量を制御でき
、またゲート２の電圧でドレイン電流ＩＤが変化するた
めビンダイオード４の減衰量とＦＢ’ｌ’１の利得を制
御できるため大きな利得制御量を得ることができ、ビン
ダイオード３がオン状態となる電圧を選ぶことで入カイ
／ビーダンスの安定化を図ることができ。
ビンダイオード２，４の駆動電流がＦＥＴのドレイン電
流と共通であるうえ、ダイオード２８がオフ状態の場合
不要な電流が流れない九めさらに低消費電力化に効果が
あり、歪特性に優れ設計の自由度も大きい。
流と共通であるうえ、ダイオード２８がオフ状態の場合
不要な電流が流れない九めさらに低消費電力化に効果が
あり、歪特性に優れ設計の自由度も大きい。
本発明によれば、ＰＫ’ｌ’のグー）２に印加する電圧
で増減するドレイン電流でドレインに接続するビンダイ
オードによる減衰量とＦＥＴの利得を′制御すると同時
にゲート２に印加する電圧に対応してソースおよびゲー
ト１の電圧を可変するためゲート１に接続するビンダイ
オードによる減衰量も制御するため大きな利得制御が得
られるうえ。
で増減するドレイン電流でドレインに接続するビンダイ
オードによる減衰量とＦＥＴの利得を′制御すると同時
にゲート２に印加する電圧に対応してソースおよびゲー
ト１の電圧を可変するためゲート１に接続するビンダイ
オードによる減衰量も制御するため大きな利得制御が得
られるうえ。
ビンダイオードの駆動電流とドレイン電流が共通である
ためビンダイオードの駆動回路を必要とせず回路の小形
化や低消費電力化に効果が大きく。
ためビンダイオードの駆動回路を必要とせず回路の小形
化や低消費電力化に効果が大きく。
歪特性改善や入力インピーダンスの安定化にも効果があ
る。
る。
第１図は１本発明の一実施例を示す回路図、第２図は第
１図の回路の４９性図、第３図、第４図。 第５図は本発明の他の実施例を示す回路図である。 １・・・デュアルグー）ＦＥＴ ２、Ｓ、４．５・・・ビンダイオード １９・・・チョークコイル ２６．２８・・・ダイオード ２７・・・ツユナーダイオード。 を 代理人 弁理士 小川勝列 （５ 第１図 Ｉム ｎ我秋 （Ｍ）−１ど） 第５図 第４０
１図の回路の４９性図、第３図、第４図。 第５図は本発明の他の実施例を示す回路図である。 １・・・デュアルグー）ＦＥＴ ２、Ｓ、４．５・・・ビンダイオード １９・・・チョークコイル ２６．２８・・・ダイオード ２７・・・ツユナーダイオード。 を 代理人 弁理士 小川勝列 （５ 第１図 Ｉム ｎ我秋 （Ｍ）−１ど） 第５図 第４０
Claims (1)
- １、デュアルゲートＦＥＴとピンダイオードを基本構成
とするＡＧＣ回路において、デュアルゲートＦＥＴの第
２のゲートにＡＧＣ電圧を印加しソースを高周波的に接
地しかつソースに電圧を与える手段を有し、ソースとＦ
ＥＴの第１のゲートをチョークコイルあるいはチョーク
コイルと抵抗の直列回路を介して接続し、第１のゲート
にカソードを抵抗で接地する第１のピンダイオードのア
ノードを接続し、第１のピンダイオードのカソードにア
ノードをコンデンサで接地する第２のピンダイオードの
カソードを接続し、電源電圧を抵抗分割して第２のピン
ダイオードのアノードに与え、第１のピンダイオードの
カソードを入力端子とし、ドレインと出力端子の間にピ
ンダイオードから成る回路部を接続しその回路部はＦＥ
Ｔのドレイン電流で減衰量を制御することを特徴とした
ＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261566A JP2679999B2 (ja) | 1987-10-19 | 1987-10-19 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261566A JP2679999B2 (ja) | 1987-10-19 | 1987-10-19 | Ａｇｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01105609A true JPH01105609A (ja) | 1989-04-24 |
| JP2679999B2 JP2679999B2 (ja) | 1997-11-19 |
Family
ID=17363687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261566A Expired - Lifetime JP2679999B2 (ja) | 1987-10-19 | 1987-10-19 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679999B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50157041A (ja) * | 1974-06-07 | 1975-12-18 | ||
| JPS5296851A (en) * | 1976-02-09 | 1977-08-15 | Matsushita Electric Ind Co Ltd | Gain control unit |
-
1987
- 1987-10-19 JP JP62261566A patent/JP2679999B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50157041A (ja) * | 1974-06-07 | 1975-12-18 | ||
| JPS5296851A (en) * | 1976-02-09 | 1977-08-15 | Matsushita Electric Ind Co Ltd | Gain control unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2679999B2 (ja) | 1997-11-19 |
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