JPH01106143A - リアルタイムトレース装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、リアルタイムトレース装置に関し、例えば
マイクロコンピュータ用のソフトウェアデバッグツール
（エミュレータ）やロジックアナライザ等に用いられる
リアルタイムトレース装置に利用して有効な技術に関す
るものである。

〔従来の技術〕

エミュレータには、マイクロコンピュータのアドレスバ
ス、データバスの情報をリアルタイムでメモリに取り込
み、予め指定したアドレスバス、データバスの特定パタ
ーン（ブレーク条件）が発生すると、上記データの取り
込みを停止して、トレースメモリ内に格納されたアドレ
スバスやデータバス情報をコンソール画面上に出力する
機能を　　　有する。この機能は、マイクロコンピュー
タがどのような動作を実行したかを逐−知ることができ
るため、プログラムのデバッグに大きな効果がある。こ
のようなエミュレータに関しては、例えば■日立製作所
昭和５９年２月発行ｒ６３０１Ｘエミュレータ　ユーザ
ーズマニアル」がある。

〔発明が解決しようとする問題点〕

上記のエミュレータにあっては、１つのブレーク条件が
成立して、リアルタイムトレース情報をコンソールに表
示した後、引き続いて別のブレーク条件を設定して再度
リアルタイムトレースを開始する。この場合、トレース
メモリーは１つであるため、前回に取り込んだトレース
情報は、新たなトレース情報の取り込み（書き込み）に
よって消滅してしまう。このため、上記ブレーク条件が
成立（リアルタイムトレースが停止）する毎に、必要な
トレース情報をプリンタ等に出力しておく必要がある。

このため、プログラムの解析に比較的長時間を費やこと
になる。

この発明の目的は、効率的な動作解析を実現したリアル
タイムトレース装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、トレースメモリを複数のブロック（バンク）
に分割可能にし、上記ブロックに対応してブレーク条件
設定する。

〔作　用〕

上記した手段によれば、分割されたブロック毎に、異な
るブレーク条件に従ったアドレスバス、データバス情報
を取り込むことができる。これによって、複数回のリア
ルタイムトレースを連続して行わせることができるため
、デバッグの効率化が可能になる。

〔実施例〕

第１図には、この発明に係るリアルタイムトレース装置
の一実施例のブロック図が示されている。

このリアルタイムトレース装置は、全体のシステムをコ
ントールするマイクロプロセッサ部ＭＰＵと、リアルタ
イムトレース時にトレースメモリＴＭＯ〜ＴＭ７にアド
レス信号を供給するトレースアドレス発生部ＴＡＧと、
リアルタイムドースを停止させる条件（ブレーク条件）
が設定されるブレーク発生部ＢＫＧと、トレースメモリ
部ＴＭＯ〜ＴＭ７とから構成される。特に制限されない
が、上記のようにトレースメモリ部は、ＴＭＯ〜ＴＭ７
のように、８個に分割されたメモリブロック（バンク）
から構成される。これに対応して上記ブレーク発生部Ｂ
ＫＧは、上記トレースメモリ部のメモリブロックＴＭＯ
〜ＴＭ７に一対一に対応した８個からなるブレーク条件
設定用のメモリＭＢＯ〜ＢＭ７を備えており、トレース
情報をアドレスとして、その読み出しが行われる。上記
ブレーク発生部ＢＫＧは、所定の条件が成立したときに
、ブレーク信号ＢＲＫを発生してマイクロプロセッサ部
ＭＰＵに伝える。

特に制限されないが、トレースメモリ部を構成する各メ
モリブロックＴＭＯ〜ＴＭ７は、それぞれを指定するア
ドレス信号を供給することを可能にすることによって、
例えば１つのリングバッファとして使用できるようにさ
れる。これにより、８倍のメモリ容ｆｆ１（アドレス空
間）を持つ１つのトレースメモリとしても使用できるよ
うにされる。

あるいは、２づつのメモリブロックＴＭＯとＴＭｌ、７
Ｍ２と７Ｍ３．７Ｍ４と７Ｍ５、及びＴＭ６と７Ｍ７の
ように組み合わせて、実質的に１つのメモリブロックを
構成し、４つのバンクを持つようにしてもよい。各メモ
リブロックは、それぞれ１つのプリント基板に構成する
ことによって、１つのプリント基板からなるメモリブロ
ックＴＭＯ等を単位として必要なメモリブロック数の増
減が可能にされる。

第２図には、上記単位のメモリブロックＴＭＯ等の一実
施例のブロック図が示されている。

この実施例では、特に制限されないが、８ビツト×約８
にワードからなるスタティック型ＲＡ　Ｍを用い、それ
をメモリＭＯ−Ｍ７のように８個用いて構成される。こ
のトレースメモリボードは、２つの動作モードがある。

１つはマイクロプロセッサ部ＭＰＵによって１バイトづ
つ各メモリＭＯ〜Ｍ７をアクセスするＭＰＵモードと、
６４（８×８）本の外部信号（トレース情報、ＯＤＯ〜
ＯＤ７・・・・・・７ＤＯ〜？Ｄ７）をパラレルに取り
込むトレースモード（Ｔ、ＲＣモード）である。

上記メモリＭ　Ｏ−Ｍ　？−のデータ端子ＤＯ〜Ｄ７に
対応して例示的に示されてバッファＢ４、Ｂ６及びＢ８
は、上記ＭＰＵモードのとき、マイクロプロセッサ部Ｍ
ＰＵとの間でデータバスＤｏ〜Ｄ７を介して８ビツト（
１バイト）の単位での書き込み／読み出しを行う双方向
バッファである。また、上記メモリＭＯＮＭ７のデータ
端子Ｄｏ〜Ｄ７に対応して例示的に示されたバッファＢ
３、Ｂ５及び８７等は、上記トレース情報（７Ｄ７〜？
ＤＯ。

６Ｄ７〜６ＤＯ・・・ＯＤ７〜０ＤＯ）をパラレルに取
り込む入カバソファである。

上記メモリＭＯ−Ｍ７のアドレス端子ＡＯ−Ａ１２には
、マイクロプロセッサ部ＭＰＵ又はトレースアドレス発
生部ＴＡＧから供給されるアドレス信号ＡＯ〜Ａ１２が
供給される。同様な８個のメモリブロックＴＭ　Ｏ−Ｔ
Ｍ　７を指定するための又はブロックアドレス信号ＢＢ
Ｏ−ＢＢ２は、バッファＢＯを介して入力される。スイ
ッチＳＷＩは、上記アドレス信号Ａｔ　３／ＢＢＯ−Ａ
ｌ　５／ＢＢ２を伝えるスイッチであり、例えばＴＲＣ
モードでのアクセスを指定する。ＴＲＣモードでは、こ
のメモリブロック（メモリボード）を１個だけでトレー
スメモリを構成する場合、スイッチＳＷ１とＳＷ２は共
に全ビット開放状態にされる。それ故、上記アドレス信
号Ａ１３／ＢＢＯ〜Ａ１５／ＢＢ２は全ビット無効にさ
れる。これによって、コンパレータＣＭ１は、ＴＲＣ信
号がロウレベルのＴＲＣモードのとき、−敗信号（Ａ＝
Ｂ）を形成して、バッファＢ１を動作状態にし、全メモ
リＭＯ〜Ｍ７を選択状態にするチップ選択信号ＣＳＯ〜
Ｃ３７を形成する。また、このメモリブロックを第１図
に示すように８個実装した場合には、スイッチＳＷ１は
上記アドレス信号Ａ１３／ＢＢＯ−Ａ１５／ＢＢ２を有
効としてそのまま伝え、これに対してスイッチＳＷ２は
、そのボードに対応した３ビツトのアドレス指定信号を
形成する。

このようにＴＲＣモードのときには、上記８個のメモリ
Ｍ　Ｏ−Ｍ　７は常に同時に選択状態にされるから、上
記最大６４ビツトのトレース情報をパラレルに書き込み
（取り込む）ことができる。この場合、ＴＲＣモードの
とき、３状態出力バツフアＢＩＯが出力ハイインピーダ
ンス状態になり、上記コンパレータｃＭ１の一致出力の
ロウレベルが、ＴＲＣモードのときに動作状態にされる
３状態出カバソフアＢ９が動作状態になって、ロウレベ
ルのライＩ−イネーブル信号ＷＥを形成する。これによ
っ°ζ、全メモリＭＯ〜Ｍ７が占き込みモードにされ、
インバータ回路Ｎ２によって出力イネーブル信号ＯＥが
ハイレベルになり、メモリＭＯ〜Ｍ７のデータ端子Ｄｏ
−Ｄ７に対応した入出力回路は書き込みモードにされる
。

スイッチＳＷ３は、ＭＰＵモードのときの本メモリブロ
ックのアドレス指定を行う。すなわち、コンパレータＣ
Ｍ２には、上記アドレス信号ＡＩ３〜Ａ１５が供給され
、これに対応したピッ；・にはスイッチＳＷ３により形
成されたアドレス指定が行われる。このアドレス指定は
トレースメモリに割り当てられるアドレスを決定する。

それ故、メモリブロック数に無関係に一定のアドレスが
割り当てられる。アドレス信号ＢＢＯ−ＢＢ２に対応し
たピントにはボード毎に対応したアドレス指定が行われ
る。また、１ビツト定常的に論理“Ｏ”が供給され、こ
のビットに対応してＭＰＵモードのときロウレベルにさ
れる信号ＭＰＵを供給する。これによって、ＭＰＵモー
ドで本メモリボードが指定されると、出力Ａ＝Ｂがロウ
レベルにされる。この信号は、デコーダＤＣＨのゲート
端子Ｇ１に供給される。それ故、デコーダＤＣＲは、本
メモリボードに搭載される上記８個のうちの１つのメモ
リＭ　Ｏ−Ｍ　７を指定するアドレス信号ＭＢＯ〜ＭＢ
２を解読して、１つのメモリＭＯ−Ｍ７に対応したチッ
プ選択信号Ｃ３Ｏ−Ｃ３７を形成する。これによって、
上記メモリＭ　Ｏ−Ｍ　７のうちのいずれか１つの指定
が行われる。これに対応して例示的に示されたバッファ
Ｂ４、Ｂ６及びＢ８のいずれか１つが選択状態にされる
。そして、制御信号Ｒ／Ｗに応じて書き込み又は読み出
し、言い換えるならば、バッファＢ４、Ｂ６及びＢ８の
入力又は出力バッファが選択的に動作され、上記（ｉ号
ＭＰＵのロウレベルに応じて上記バッファＢＩＯが動作
状態になる。そして、制御信号Ｒ／Ｗに従って書き込み
ならばライトイネーブル信号ＷＥをロウレベルになり、
読み出しならば出力イネーブル信号ＯＥをロウレベルに
する。したがって、データバスＤｏ−Ｄ７から供給され
たデータはメモリＭＯ〜Ｍ７のうちの指定された１つの
メモリに８ビツトの単位で書き込まれ、又は指定された
１つのメモリから８ビツトの単位で読み出された信号が
データバスＤＯ−Ｄ７へ出力される。

第３図には、ブレーク発生回路ＢＫＧの一実施例のブロ
ック図が示されている。ブレーク発生回路ＢＫＧのメモ
リ部はスタティック型ＲＡＭからなるメモリＢＭＯ〜Ｂ
Ｍ７を持つ。マイクロプロセッサ部ＭＰＵからのアクセ
ス方法は、前記トレースメモリ部のそれとはソ゛同様で
ある。バッファＢは、アドレス信号ＡＯ〜Ａ７を入力す
るためのものであり、スイッチＳＷ４やコンパレータＣ
Ｍ３は、このブレーク発生回路ＢＫＣを指定を検出する
ものであり、デコーダＤＣＲは各メモリＢＭＯ〜ＢＭ７
の指定を行うものである。リード／ライト制御回路ＲＷ
Ｃは、前記同様な３状態出カバソフアを用いて制御信号
Ｒ／Ｗと上記トレース信号ＴＲＣから全メモリＢＭＯ−
ＢＭ７に供給される出力イネーブル信号ＯＥ　（Ｒ）と
ライトイネーブル信号ＷＥ　（Ｗ）を形成する。

ＴＲＣモードのときには、全メモリＢＭＯ〜ＢＭ７が同
時にリードモードになり、そのアドレスラインＭＡＯ〜
ＭＡ７にリアルタイムでトレース中のトレース情報ＯＤ
Ｏ〜ＯＤ？・・・・７ＤＯ〜？Ｄ７がアドレス信号とし
て取り込まれる。このため、上記メモリＢＭＯ−ＢＭ７
のチップ選択端子に対応されたバッファＢは、上記のよ
うにＭＰＵモードのときにはデコーダＤＣＲの出力に対
応されたチップ選択信号を形成する機能と、ＴＲＣモー
ドのときに、上記デコーダＤＣＲの出力が無効にされ、
本ボードが指定されたとき全メモリＢＭＯ−ＢＭ７を同
時に選択状態にさせる機能を持つ。このトレース情報は
ラッチ回路ＦＦによりクロックパルスＣＬＫに同期して
取り込まれて、各メモリＢＭＯ−ＢＭ７に伝えられる。

トレース情報が指定の状Ｂ（条件）になった場合、８個
のメモリＢＭＯ〜ＢＭ７の全部のＤＯビットから論理“
ｌ”が出力されるように、メモリＢＭＯＮ８Ｍ７のＤＯ
ビットにＭＰＵモードによって予め書き込みが行われる
ものである。同様にビットＩ）１・〜Ｄ７を用いること
によって、最大８個のブレーク条件を設定できる０例示
的に示されたナンド（ＮＡＮＤ）ゲート回路０１〜Ｇ３
は、上記論理“ｌ゛の出力を検出するためのものであり
、各ナントゲート回路Ｇ１−Ｇ３の出力は、反転され゛
ζオア（ＯＲ）ゲート回路Ｇ４を通して、ブレーク信号
ＢＲＫとしてマイクロプロセッサ部ＭＰＵに伝えられる
。

ここで、各メモリＢＭＯ〜ＢＭ７のアドレス信号は、Ｍ
ＡＯ−ＭＡ７までしか使用していない。

ＭＡ８〜ＭＡＩＯは、信号ＢＢＯ〜ＢＢ２に接続してい
るので、信号ＢＢＯ〜ＢＢ２を変えることによって、８
個のブレーク条件を８組（８バンク）セットできる。た
だし、リアルタイムトレース中のブレーク条件として、
同時に有効なのは１組（８個）のブレーク条件である。

具体的構成は図示しないが、トレースアドレス発生回路
ＴＡＧは、例えば、４個のカウンタを使用して、アドレ
ス信号ＡＯ〜Ａ１５を作成する。

このうちアドレス信号Ａ１３〜Ａ１５は、信号（バンク
信号）ＢＢＯ〜ＢＢ２を出力するようにもされる。アド
レス信号Ａ１３〜Ａ１５を出力する場合は、上記８個の
トレースメモリＴ　Ｍ　Ｏ〜ＴＭ７が１つのリングバッ
ファ（連続したアドレス空間を持つ１つのトレースメモ
リ）として使用する場合に対応している。信号ＢＢＯ−
ＢＢ２を出力する場合には、ＢＢＯ〜ＢＢ２によって指
定される１つのトレースメモリボードだけが、選択され
、ブレーク条件が成立するまではアドレス信号ＡＯ−Ａ
１２が繰り返して発生されることによってリングバッフ
ァを構成する。

また、具体的構成は図示しないが、システム全体のコン
トロールを行うマイクロプロセッサ部ＭＰＵは、例えば
’ＨＤ６３７０１Ｊマイクロプロセッサが搭載される。

マイクロプロセッサ部ＭＰＵは、上記ＭＰＵモードとＴ
ＲＣモードを指定する。例えば、リセット直後にはＭＰ
Ｕモードを指定するようにされる。そして、特定の端子
をロウレベルにすると、ＴＲＣモードに切り換えられる
。

これにより、リアルタイムトレースが開始される。

ブレーク信号ＢＲＫが供給されると、自動的にＭＰＵモ
ードにされる。また、ＴＲＣモードからＭＰＵモードに
強制的に戻すことも可能にされる。

なお、特に制限されないが、この実施例では、前記のよ
うに８個のトレースメモリ　（メモリブロック）ＴＭＯ
−７Ｍ７が実装される場合、バンク指定によって８個の
ブレーク条件に対応したトレース情報を取り込むことが
できる。このとき、バンク切り換えを自動的に行わせる
ようにすれば、８つのブレーク条件に対応したトレース
情報を上記ようなＭＰＵモードからＴＲＣモードへの切
り換え指定を行うことなく、連続的に取り込むことが可
能にされる。また、上記取り込まれたトレース情報を逐
−読み出して、比較検討するようなデバッグプログラム
を上記マイクロプロセッサ部ＭＰＵにより実行するよう
にしてもよい。このようにすれば、デバッグに必要なデ
ータ比較やアドレス比較を高速に行うことが可能になる
。

上記の実施例から得られる作用効果は、下記の遡りであ
る。すなわら、 （１）トレースメモリをｖＪ数のブロック（バンク）に
分割可能にし、上記ブロックに対応してブレーク条件設
定可能にする。これにより、分割されたブロック毎に、
異なるブレーク条件に従ったアドレスバス、データバス
情報を取り込むことができるから、１つのブレーク条件
に対応したトレース情報をプリントアウトシたり、表示
画面に表示されたトレース情報を写真に過ったりする手
間が省けるからデバッグの効率よく行うことができると
いう効果が得られる。

（２）複数のブロックに分割されたメモリブロックを１
つのトレースメモリとして使用可能にすることによって
、大きな記憶容盪を持つトレースメモリとしても利用で
きる。これによって、多数のプログラムステップのデバ
ッグもＯＴ能になり、上記（１）の効果と相俟って多機
能化を実現できるという効果が得られる。

（３）上記（１）により複数のブレーク条件に従ってト
レース情報を保持できるから、マイクロプロセッサ部を
用いて、上記各トレース情報を比較する等のデバッグを
自動的に行わせることができる。これによって、効率よ
いシステム開発が可能になるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、複数に分割さ
れたトレースメモリを、それぞれ１つのプリント基板等
の実装基板に構成するものの他、１つの実装基板に複数
のメモリブロック（バンク）を構成する記憶装置及びそ
の入出力制御回路を設けるものとしてもよい。この場合
、周辺回路を共通化できるので、回路部品の削減を図る
ことができる。また、１つの実装基板に第１図に示した
異なる複数の機能を持つ回路装置を搭載するものであっ
てもよい。

また、トレースメモリやブレーク発生回路の具体的構成
は、第２図及び第３図に示したものの他、前記同様な機
能を持つものであれば何であってもよい。

この発明は、　マイクロコンピュータ用のソフトウニア
ブバングツール（エミュレータ）やロジックアナライザ
等に用いられるリアルタイムトレース装置に広く利用で
きる。

〔発明の効果〕

本願において開示される発明のうら代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、トレースメモリを複数のブロック（バンク
）に分割可能にし、上記ブロックに対応してブレーク条
件設定可能にする。

これにより、分割されたブロック毎に、異なるブレーク
条件に従ったアドレスバス、データバス情報を取り込む
ことができるから、１つのブレーク条件に対応したトレ
ース情報をプリントアウトしたり、表示画面に表示され
たトレース情報を写真に撮ったりする手間が省けるから
デバッグを効率よく行うことができる。

【図面の簡単な説明】

第１図は、この発明に係るリアルタイムトレース装置の
システム全体の一実施例を示すブロック図、 第２図は、そのトレースメモリ部の一実施例を示す具体
的ブロック図、 第３図は、そのブレーク発生部の一実施例を示す具体的
ブロック図である。

Claims (1)

1. 【特許請求の範囲】 １、複数のブロックに分割可能にされたトレースメモリ
   と、上記ブロックに対応したブレーク条件設定機能とを
   備えてなることを特徴とするリアルタイムトレース装置 ２、上記分割された各メモリブロックは、ブロック毎に
   アドレス指定が可能にされることによって、選択的に１
   つの連続したメモリ空間を持つようにされるものである
   ことを特徴とする特許請求の範囲第１項記載のリアルタ
   イムトレース装置。