JPH0782463B2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JPH0782463B2 JPH0782463B2 JP63288340A JP28834088A JPH0782463B2 JP H0782463 B2 JPH0782463 B2 JP H0782463B2 JP 63288340 A JP63288340 A JP 63288340A JP 28834088 A JP28834088 A JP 28834088A JP H0782463 B2 JPH0782463 B2 JP H0782463B2
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- 230000000694 effects Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 241001522296 Erithacus rubecula Species 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ通信システムの通信制御装置に利用さ
れ、特に、マイクロプログラムコードの制御方法を改善
した通信制御装置に関する。
れ、特に、マイクロプログラムコードの制御方法を改善
した通信制御装置に関する。
本発明は、マイクロプログラムを格納する読出し専用記
憶装置と、書換え可能記憶装置、またはこれら二装置に
加えてマイクロプログラムのアドレスをトレースするア
ドレストレース記憶装置を備えたデータ通信システムの
通信制御装置において、 前記読出し記憶装置内のマイクロプログラムコードの置
換え条件が発生したとき、または前記アドレストレース
記憶装置のアドレストレースが停止状態でかつ前記置換
え条件が発生したときに、前記マイクロプログラムコー
ドを前記置換え可能記憶装置内にあらかじめ用意された
マイクロプログラムコードに置き換えるようにすること
により、置換え時に、前記読出し専用記憶装置の交換の
必要がなく、効率的にデバックを行えるようにしたもの
である。
憶装置と、書換え可能記憶装置、またはこれら二装置に
加えてマイクロプログラムのアドレスをトレースするア
ドレストレース記憶装置を備えたデータ通信システムの
通信制御装置において、 前記読出し記憶装置内のマイクロプログラムコードの置
換え条件が発生したとき、または前記アドレストレース
記憶装置のアドレストレースが停止状態でかつ前記置換
え条件が発生したときに、前記マイクロプログラムコー
ドを前記置換え可能記憶装置内にあらかじめ用意された
マイクロプログラムコードに置き換えるようにすること
により、置換え時に、前記読出し専用記憶装置の交換の
必要がなく、効率的にデバックを行えるようにしたもの
である。
従来、マイクロプログラムを格納する読出し専用記憶装
置（ROM）と書換え可能記憶装置（RAM）とを有する通信
制御装置は、実行モード切換えによって、読出し専用記
憶装置まはた書換え可能記憶装置のいずれか一方からマ
イクロプログラムコードを読み出し、デコードして所要
の実行制御を行っていた。
置（ROM）と書換え可能記憶装置（RAM）とを有する通信
制御装置は、実行モード切換えによって、読出し専用記
憶装置まはた書換え可能記憶装置のいずれか一方からマ
イクロプログラムコードを読み出し、デコードして所要
の実行制御を行っていた。
また、前記読出し専用記憶装置および書換え可能記憶装
置のほかに、マイクロプログラムアドレスをトレースす
るアドレストレース記憶装置（ATM）を備えた通信制御
装置は、実行モード切換えによって、読出し専用記憶装
置または書換え可能記憶装置のいずれか一方からマイク
ロプログラムコードを読み出し、デコートして所要の実
行制御を行い、アドレストレース記憶装置はマイクロ命
令のアドレスをトレースすることのみの手段しか有して
いなかった。
置のほかに、マイクロプログラムアドレスをトレースす
るアドレストレース記憶装置（ATM）を備えた通信制御
装置は、実行モード切換えによって、読出し専用記憶装
置または書換え可能記憶装置のいずれか一方からマイク
ロプログラムコードを読み出し、デコートして所要の実
行制御を行い、アドレストレース記憶装置はマイクロ命
令のアドレスをトレースすることのみの手段しか有して
いなかった。
前述した従来の通信制御装置は、実行モード切換えによ
って、読出し専用記憶装置または書換え可能記憶装置の
いずれか一方からマイクロプログラムコードを読み出
し、デコードして所要の実行制御を行うようになってい
るので、読出し専用記憶装置内のマイクロプログラムの
デバッグならびに、手段変更または追加を行う置換え条
件発生時に、読出し専用記憶装置の交換を行わなければ
ならず、デバッグ効率の低下および読出し専用記憶装置
の交換費用の増大などの欠点があった。
って、読出し専用記憶装置または書換え可能記憶装置の
いずれか一方からマイクロプログラムコードを読み出
し、デコードして所要の実行制御を行うようになってい
るので、読出し専用記憶装置内のマイクロプログラムの
デバッグならびに、手段変更または追加を行う置換え条
件発生時に、読出し専用記憶装置の交換を行わなければ
ならず、デバッグ効率の低下および読出し専用記憶装置
の交換費用の増大などの欠点があった。
さらに、デバッグ時にROMシミュレータにより読出し専
用記憶装置の代用が可能であるが、アクセスタイムなど
の高速化により、ROMシミュレータのターゲット基板と
読出し専用記憶装置とを接続するケーブル長の制限があ
り、正常動作の保証がとれなくなり、ROMシミュレータ
の効果が発揮できない欠点があった。
用記憶装置の代用が可能であるが、アクセスタイムなど
の高速化により、ROMシミュレータのターゲット基板と
読出し専用記憶装置とを接続するケーブル長の制限があ
り、正常動作の保証がとれなくなり、ROMシミュレータ
の効果が発揮できない欠点があった。
本発明の目的は、前記の欠点を除去することにより、読
出し専用記憶装置内のマイクロプログラムの修正を行う
置換え条件発生時に、読出し専用記憶装置を交換する必
要がなく、効率的なデバッグを行うとができる通信制御
装置を提供することにある。
出し専用記憶装置内のマイクロプログラムの修正を行う
置換え条件発生時に、読出し専用記憶装置を交換する必
要がなく、効率的なデバッグを行うとができる通信制御
装置を提供することにある。
［問題点を解決するための手段］ 本発明の通信制御装置は、マイクロプログラムを格納す
る読出し専用記憶装置と、書換え可能記憶装置と、マイ
クロプログラムアドレスをトレースするアドレストレー
ス記憶装置とを備えたデータ通信システムの通信制御装
置において、前記アドレストレース記憶装置によるマイ
クロプログラムのトレースが停止状態でかつ前記読出し
専用記憶装置内のマイクロプログラムコードを修正する
置換え条件が発生したときに、前記マイクロプログラム
コードを前記書換え可能記憶装置内の対応するアドレス
にあらかじめ用意されたマイクロプログラムコードに置
き換えるコード置換え手段を備えたことを特徴とする。
る読出し専用記憶装置と、書換え可能記憶装置と、マイ
クロプログラムアドレスをトレースするアドレストレー
ス記憶装置とを備えたデータ通信システムの通信制御装
置において、前記アドレストレース記憶装置によるマイ
クロプログラムのトレースが停止状態でかつ前記読出し
専用記憶装置内のマイクロプログラムコードを修正する
置換え条件が発生したときに、前記マイクロプログラム
コードを前記書換え可能記憶装置内の対応するアドレス
にあらかじめ用意されたマイクロプログラムコードに置
き換えるコード置換え手段を備えたことを特徴とする。
コード置換え手段は、置換え条件が発生したとき、また
はアドレストレース記憶装置がアドレストレースを停止
状態でかつ前記置換え条件が発生したときに、書換え可
能記憶装置の対応するアドレスにあらかじめ用意された
マイクロプログラムコードを読み出し、読出し専用記憶
装置内の対応するアドレスのマイクロプログラムコード
を置き換える。
はアドレストレース記憶装置がアドレストレースを停止
状態でかつ前記置換え条件が発生したときに、書換え可
能記憶装置の対応するアドレスにあらかじめ用意された
マイクロプログラムコードを読み出し、読出し専用記憶
装置内の対応するアドレスのマイクロプログラムコード
を置き換える。
従って、置換え条件発生時、前記読出し専用記憶装置を
その都度交換する必要がなくなり、交換費用の削減と、
デバッグの効率化を図ることが可能となる。
その都度交換する必要がなくなり、交換費用の削減と、
デバッグの効率化を図ることが可能となる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一実施例を示すブロック構成図、第
２図はそのコード置換え回路の詳細とその関連回路とを
示すブロック構成図、ならびに第５図は本発明が適用さ
れるデータ通信システムの一例を示すブロック構成図で
ある。
２図はそのコード置換え回路の詳細とその関連回路とを
示すブロック構成図、ならびに第５図は本発明が適用さ
れるデータ通信システムの一例を示すブロック構成図で
ある。
第５図によると、本発明が適用されるデータ通信システ
ムは、中央処理装置１と、この中央処理装置１と共通バ
ス100を介してそれぞれ接続された主記憶装置２、通信
制御装置３および４、入出力装置（Ａ）５、入出力装置
（Ｂ）６、および入出力装置（Ｃ）７とを備えている。
ムは、中央処理装置１と、この中央処理装置１と共通バ
ス100を介してそれぞれ接続された主記憶装置２、通信
制御装置３および４、入出力装置（Ａ）５、入出力装置
（Ｂ）６、および入出力装置（Ｃ）７とを備えている。
第１図によると、本第一実施例は、マイクロプログラム
を格納する読出し専用記憶装置（ROM）12と、書換え可
能記憶装置（RAM）14とを備えたデータ通信システムの
通信制御装置３および４において、 読出し専用記憶装置12内のマイクロプログラムコードを
修正する置換え条件が発生したときに、前記マイクロプ
ログラムコードを書換え可能記憶装置14内の対応アドレ
スにあらかじめ用意されたマイクロプログラムコードに
置き換えるコード置換え手段としてのROMマイクロプロ
グラムのコード置換え回路13を備えている。なおほか
に、マイクロプロセッサ８と、ローカル記憶装置９と、
回線インタフェース線300に接続された回線インタフェ
ース回路10と、共通バス100に接続されたバスインタフ
ェース回路11を備え、それらは内部バス200を介してそ
れぞれ接続される。
を格納する読出し専用記憶装置（ROM）12と、書換え可
能記憶装置（RAM）14とを備えたデータ通信システムの
通信制御装置３および４において、 読出し専用記憶装置12内のマイクロプログラムコードを
修正する置換え条件が発生したときに、前記マイクロプ
ログラムコードを書換え可能記憶装置14内の対応アドレ
スにあらかじめ用意されたマイクロプログラムコードに
置き換えるコード置換え手段としてのROMマイクロプロ
グラムのコード置換え回路13を備えている。なおほか
に、マイクロプロセッサ８と、ローカル記憶装置９と、
回線インタフェース線300に接続された回線インタフェ
ース回路10と、共通バス100に接続されたバスインタフ
ェース回路11を備え、それらは内部バス200を介してそ
れぞれ接続される。
第２図によると、コード置換え回路13は、コード置換え
制御ビットレジスタ（BR）17と、切換え回路18とマルチ
プレクサ19とを含んでいる。なお、第２図において、16
はマイクロプログラムアドレスレジスタ、20はマイクロ
プログラムコードレジスタおよび21はマイクロプログラ
ム実行制御回路である。
制御ビットレジスタ（BR）17と、切換え回路18とマルチ
プレクサ19とを含んでいる。なお、第２図において、16
はマイクロプログラムアドレスレジスタ、20はマイクロ
プログラムコードレジスタおよび21はマイクロプログラ
ム実行制御回路である。
本発明の特徴は、第１図において、第２図に示すよう
に、コード置換え制御ビットレジスタ（BR）17、切換え
回路18およびマルチプレクサ19を含むコード置換え回路
13を設けたことにある。
に、コード置換え制御ビットレジスタ（BR）17、切換え
回路18およびマルチプレクサ19を含むコード置換え回路
13を設けたことにある。
次に、本第一実施例の動作について説明する。
一般に電子計算機システムは、第５図に示すように、複
数個の通信制御装置３および４が、主記憶装置２や、他
の入出力装置（Ａ）５、入出力装置（Ｂ）６および入出
力装置（Ｃ）７とともに、中央処理装置１から出ている
共通バス100に接続されて構成される。第１図におい
て、マイクロプロセッサ８は、データの送受信制御等を
読出し専用記憶装置12または書換え可能記憶装置14に格
納されているマイクロプログラムに従って行う。ローカ
ル記憶装置９は、データの送受信バッファ、制御テーブ
ル等を格納する。バスインタフェース回路11は、共通バ
ス100と通信制御装置３および４内の内部バス200とのデ
ータおよびコントロール信号の授受を行う。回路インタ
フェース回路10は、マイクロプログラム制御により各種
通信方式、速度などに応じた回線制御動作を行う。コー
ド置換え回路13は、読出し専用記憶装置12内のマイクロ
プログラムコードを置換え条件が発生したとき、書換え
可能記憶装置14内の対応アドレスにあらかじめ用意され
ているROMマイクロプログラムコードに置き換える制御
を行う。
数個の通信制御装置３および４が、主記憶装置２や、他
の入出力装置（Ａ）５、入出力装置（Ｂ）６および入出
力装置（Ｃ）７とともに、中央処理装置１から出ている
共通バス100に接続されて構成される。第１図におい
て、マイクロプロセッサ８は、データの送受信制御等を
読出し専用記憶装置12または書換え可能記憶装置14に格
納されているマイクロプログラムに従って行う。ローカ
ル記憶装置９は、データの送受信バッファ、制御テーブ
ル等を格納する。バスインタフェース回路11は、共通バ
ス100と通信制御装置３および４内の内部バス200とのデ
ータおよびコントロール信号の授受を行う。回路インタ
フェース回路10は、マイクロプログラム制御により各種
通信方式、速度などに応じた回線制御動作を行う。コー
ド置換え回路13は、読出し専用記憶装置12内のマイクロ
プログラムコードを置換え条件が発生したとき、書換え
可能記憶装置14内の対応アドレスにあらかじめ用意され
ているROMマイクロプログラムコードに置き換える制御
を行う。
第２図において、マイクロプログラムアドレスレジスタ
16はマイクロプログラムのアドレスを格納する。置換え
制御ビットレジスタ回路（BR）17は、読出し専用記憶装
置12の実行マイクロプログラムに対応して、１ビットず
つ「０」または「１」を保持し、マイクロプログラムア
ドレスレジスタ16で指定された実行マイクロプログラム
アドレスに対応するビットが「１」という置換え条件が
発生したときには、切換え回路18を制御することによ
り、マルチプレクサ19の出力を読出し専用記憶装置12側
から書換え可能記憶装置14側に切り換える動作を行う。
マルチプレクサ19は、読出し専用記憶装置12側または書
換え可能記憶装置14側のいずれか一方を選択する。マイ
クロプログラムコードレジスタ20は、読出し専用記憶装
置12または書換え可能記憶装置14のいずれか一方から出
力されるマイクロプログラムコードを格納する。マイク
ロプログラム実行制御回路21は、マイクロプログラムレ
ジスタ20から出力されるマイクロプログラムコードを実
行制御し、次の実行マイクロプログラムアドレスを決定
する。
16はマイクロプログラムのアドレスを格納する。置換え
制御ビットレジスタ回路（BR）17は、読出し専用記憶装
置12の実行マイクロプログラムに対応して、１ビットず
つ「０」または「１」を保持し、マイクロプログラムア
ドレスレジスタ16で指定された実行マイクロプログラム
アドレスに対応するビットが「１」という置換え条件が
発生したときには、切換え回路18を制御することによ
り、マルチプレクサ19の出力を読出し専用記憶装置12側
から書換え可能記憶装置14側に切り換える動作を行う。
マルチプレクサ19は、読出し専用記憶装置12側または書
換え可能記憶装置14側のいずれか一方を選択する。マイ
クロプログラムコードレジスタ20は、読出し専用記憶装
置12または書換え可能記憶装置14のいずれか一方から出
力されるマイクロプログラムコードを格納する。マイク
ロプログラム実行制御回路21は、マイクロプログラムレ
ジスタ20から出力されるマイクロプログラムコードを実
行制御し、次の実行マイクロプログラムアドレスを決定
する。
読出し専用記憶装置12内には通信制御を実行するための
マイクロプログラムを主記憶装置２から書換え可能記憶
装置14に転送するためのマイクロプログラム、通信制御
装置３および４の動作確認とハードウェアロジックの診
断とを行うためのマイクロプログラム、ならびに通信制
御装置３および４をイニシャライズするためマイクロプ
ログラムが格納される。読出し専用記憶装置12および書
換え可能記憶装置14内のマイクロプログラムアドレスは
16ビットで、さらに、マイクロプログラムコードも16ビ
ットで、各々容量は前者は4KW（ワード）、後者は64KW
（ワード）である。第２図においては、マイクロプログ
ラムアドレスおよびマイクロプログラムコードは、16進
で表示されている。
マイクロプログラムを主記憶装置２から書換え可能記憶
装置14に転送するためのマイクロプログラム、通信制御
装置３および４の動作確認とハードウェアロジックの診
断とを行うためのマイクロプログラム、ならびに通信制
御装置３および４をイニシャライズするためマイクロプ
ログラムが格納される。読出し専用記憶装置12および書
換え可能記憶装置14内のマイクロプログラムアドレスは
16ビットで、さらに、マイクロプログラムコードも16ビ
ットで、各々容量は前者は4KW（ワード）、後者は64KW
（ワード）である。第２図においては、マイクロプログ
ラムアドレスおよびマイクロプログラムコードは、16進
で表示されている。
置換え対象となる読出し専用記憶装置12内のマイクロプ
ログラムコードは、ROMマイクロプログラムコードのコ
ード置換え制御ビットレジスタ17のマイクロプログラム
アドレスに対応するビットが「１」のもので、マイクロ
プログラムアドレス「0002H」および「03FEH」の「FFEF
H」および「102CH」である。置換え対象となる読出し専
用記憶装置12内のマイクロプログラムコード「FFEFH」
および「102CH」は、書換え可能記憶装置14内の対応す
るマイクロプログラムアドレス「0002H」および「03F
EH」のマイクロプログラムコード「836CH」および「E11
2H」である。コード置換え制御ビットレジスタ17内のマ
イクロプログラムアドレスに対応したビットが「１」の
場合、切換え回路18により、マルチプレクサ19を動作さ
せ、書換え可能記憶装置14から出力される置換え対象と
なるマイクロプログラムコードを取り出して、所望の動
作を実行制御する。
ログラムコードは、ROMマイクロプログラムコードのコ
ード置換え制御ビットレジスタ17のマイクロプログラム
アドレスに対応するビットが「１」のもので、マイクロ
プログラムアドレス「0002H」および「03FEH」の「FFEF
H」および「102CH」である。置換え対象となる読出し専
用記憶装置12内のマイクロプログラムコード「FFEFH」
および「102CH」は、書換え可能記憶装置14内の対応す
るマイクロプログラムアドレス「0002H」および「03F
EH」のマイクロプログラムコード「836CH」および「E11
2H」である。コード置換え制御ビットレジスタ17内のマ
イクロプログラムアドレスに対応したビットが「１」の
場合、切換え回路18により、マルチプレクサ19を動作さ
せ、書換え可能記憶装置14から出力される置換え対象と
なるマイクロプログラムコードを取り出して、所望の動
作を実行制御する。
コード置換え制御ビットレジスタ17内の置換え制御ビッ
トの初期状態はオール「０」である。ROMマイクロプロ
グラムコードの置換えが必要なときは、所望の置換えパ
ターンビットを主記憶装置２から内部バス200を介して
コード置換え制御ビットレジスタ17内に書き込むように
する。同時に書換え可能記憶装置14へのマイクロプログ
ラムコードも、所望の置換えパターンビットにしたもの
を、主記憶装置２から書換え可能記憶装置14へ転送する
ようにする。
トの初期状態はオール「０」である。ROMマイクロプロ
グラムコードの置換えが必要なときは、所望の置換えパ
ターンビットを主記憶装置２から内部バス200を介して
コード置換え制御ビットレジスタ17内に書き込むように
する。同時に書換え可能記憶装置14へのマイクロプログ
ラムコードも、所望の置換えパターンビットにしたもの
を、主記憶装置２から書換え可能記憶装置14へ転送する
ようにする。
また、通信制御装置３および４に転送する前記置換えパ
ターンビットおよび書換え可能記憶装置14のマイクロプ
ログラムコードは、通常は主記憶装置２上にある必要は
なく、外部記憶装置内にあってもよいし、システムジェ
ネレーション時にだけ主記憶装置２内に用意し、転送後
は消去してもかまわない。
ターンビットおよび書換え可能記憶装置14のマイクロプ
ログラムコードは、通常は主記憶装置２上にある必要は
なく、外部記憶装置内にあってもよいし、システムジェ
ネレーション時にだけ主記憶装置２内に用意し、転送後
は消去してもかまわない。
以上説明したように、本第一実施例は、読出し専用記憶
装置内のマイクロプログラムコードを、置換え条件が発
生したとき、書換え可能記憶装置内の対応するアドレス
にあらかじめ用意されているマイクロプログラムコード
に置き換える手段を具備することにより、デバッグ手段
の変更または追加を行う場合、読出し専用記憶装置の交
換をその都度行う必要がなくなり、デバッグ効率の向上
および、交換費用の削減化ができ、かつROMシミュレー
タを使用しなくても効率的なデバッグが可能となる効果
がある。
装置内のマイクロプログラムコードを、置換え条件が発
生したとき、書換え可能記憶装置内の対応するアドレス
にあらかじめ用意されているマイクロプログラムコード
に置き換える手段を具備することにより、デバッグ手段
の変更または追加を行う場合、読出し専用記憶装置の交
換をその都度行う必要がなくなり、デバッグ効率の向上
および、交換費用の削減化ができ、かつROMシミュレー
タを使用しなくても効率的なデバッグが可能となる効果
がある。
第３図は本発明の第二実施例を示すブロック構成図、第
４図はそのコード置換え回路の詳細とその関連回路とを
示すブロック構成図である。
４図はそのコード置換え回路の詳細とその関連回路とを
示すブロック構成図である。
第３図によると、本第二実施例は、マイクロプログラム
を格納する読出し専用記憶装置（ROM）12と、書換え可
能記憶装置（RAM）14と、マイクロプログラムアドレス
をトレースするアドレストレース記憶装置（ATM）15と
を備えたデータ通信システムの通信制御装置３および４
において、アドレストレース記憶装置15によるマイクロ
プログラムのトレースが停止状態でかつ読出し専用記憶
装置12内のマイクロプログラムコードを修正する置換え
条件が発生したときに、前記マイクロプログラムコード
を書換え可能記憶装置14内の対応アドレスにあらかじめ
用意されたマイクロプログラムコードに置き換えるコー
ド置換え手段としてのコード置換え回路13aを備えてい
る。
を格納する読出し専用記憶装置（ROM）12と、書換え可
能記憶装置（RAM）14と、マイクロプログラムアドレス
をトレースするアドレストレース記憶装置（ATM）15と
を備えたデータ通信システムの通信制御装置３および４
において、アドレストレース記憶装置15によるマイクロ
プログラムのトレースが停止状態でかつ読出し専用記憶
装置12内のマイクロプログラムコードを修正する置換え
条件が発生したときに、前記マイクロプログラムコード
を書換え可能記憶装置14内の対応アドレスにあらかじめ
用意されたマイクロプログラムコードに置き換えるコー
ド置換え手段としてのコード置換え回路13aを備えてい
る。
すなわち、本第二実施例は、アドレストレース記憶装置
15を備えた通信制御装置３および４に本発明を適用した
ものである。
15を備えた通信制御装置３および４に本発明を適用した
ものである。
第４図によると、コード置換え回路13aは、コード置換
え制御ビットレジスタ（BR）17と、切換え回路（Ａ）18
aと、切換え回路（Ｂ）18bと、マルチプレクサ（Ａ）19
aと、マルチプレクサ（Ｂ）19bとを含んでいる。なお、
第４図において、16はマイクロプログラムアドレスレジ
スタ、20はマイクロプログラムコードレジスタ、21はマ
イクロプログラム実行制御回路、および22はATMアドレ
スカウンタ回路である。
え制御ビットレジスタ（BR）17と、切換え回路（Ａ）18
aと、切換え回路（Ｂ）18bと、マルチプレクサ（Ａ）19
aと、マルチプレクサ（Ｂ）19bとを含んでいる。なお、
第４図において、16はマイクロプログラムアドレスレジ
スタ、20はマイクロプログラムコードレジスタ、21はマ
イクロプログラム実行制御回路、および22はATMアドレ
スカウンタ回路である。
本発明の特徴は、第３図において、第４図に示すよう
に、コード置換え制御ビットレジスタ（BR）17、切換え
回路（Ａ）18aおよび（Ｂ）18bならびにアルチプレクサ
（Ａ）19aおよび（Ｂ）19bを含むコード置換え回路13a
を設けたことにある。
に、コード置換え制御ビットレジスタ（BR）17、切換え
回路（Ａ）18aおよび（Ｂ）18bならびにアルチプレクサ
（Ａ）19aおよび（Ｂ）19bを含むコード置換え回路13a
を設けたことにある。
次に、本第二実施例の動作について説明する。
コード置換え回路13aは、読出し専用記憶装置12内のマ
イクロプログラムコードを、アドレストレース記憶装置
（ATM）15のアドレストレース手段が停止していてかつ
置換え条件が発生したとき、アドレストレース記憶装置
15内の対応アドレスにあらかじめ用意されているマイク
ロプログラムコードに置換える制御を行う。
イクロプログラムコードを、アドレストレース記憶装置
（ATM）15のアドレストレース手段が停止していてかつ
置換え条件が発生したとき、アドレストレース記憶装置
15内の対応アドレスにあらかじめ用意されているマイク
ロプログラムコードに置換える制御を行う。
第４図において、ATMアドレスカウンタ回路22は、アド
レストレース記憶装置15のアドレスを指示し、マイクロ
プログラムアドレスレジスタ16の出力をマルチプレクサ
（Ａ）19aを通して、アドレストレース記憶装置15の指
示されるアドレスに、ラウンドロビン式に順次格納す
る。マルチプレクサ（Ａ）19aはマイクロプログラムア
ドレスレジスタ16側またはATMアドレスカウンタ回路22
側のいずれか一方を選択する。切換え回路（Ａ）18aは
アドレストレース手段を停止するときには、マルチプレ
クサ（Ａ）19aをマイクロプログラムアドレスレジスタ1
6側に切り換え、アドレストレース手段を動作させると
きには、マルチプレクサ（Ａ）19aをATMアドレスカウン
タ回路22側に切り換え、かつアドレストレース手段を停
止される。マルチプレクサ（Ｂ）19bは、読出し専用記
憶装置12側、アドレストレース記憶装置15側、または書
換え可能記憶装置14側のいずれか一方を選択する。切換
え回路（Ｂ）18bは、マルチプレクサ（Ｂ）19bの入力を
切り換えるための回路であり、マイクロプログラムコー
ドレジスタ20は、読出し専用記憶装置12、アドレストレ
ース記憶装置15、または書換え可能記憶装置14のいずれ
から出力されるマイクロプログラムコードを格納する。
他は前述の第一実施例と同様である。
レストレース記憶装置15のアドレスを指示し、マイクロ
プログラムアドレスレジスタ16の出力をマルチプレクサ
（Ａ）19aを通して、アドレストレース記憶装置15の指
示されるアドレスに、ラウンドロビン式に順次格納す
る。マルチプレクサ（Ａ）19aはマイクロプログラムア
ドレスレジスタ16側またはATMアドレスカウンタ回路22
側のいずれか一方を選択する。切換え回路（Ａ）18aは
アドレストレース手段を停止するときには、マルチプレ
クサ（Ａ）19aをマイクロプログラムアドレスレジスタ1
6側に切り換え、アドレストレース手段を動作させると
きには、マルチプレクサ（Ａ）19aをATMアドレスカウン
タ回路22側に切り換え、かつアドレストレース手段を停
止される。マルチプレクサ（Ｂ）19bは、読出し専用記
憶装置12側、アドレストレース記憶装置15側、または書
換え可能記憶装置14側のいずれか一方を選択する。切換
え回路（Ｂ）18bは、マルチプレクサ（Ｂ）19bの入力を
切り換えるための回路であり、マイクロプログラムコー
ドレジスタ20は、読出し専用記憶装置12、アドレストレ
ース記憶装置15、または書換え可能記憶装置14のいずれ
から出力されるマイクロプログラムコードを格納する。
他は前述の第一実施例と同様である。
読出し専用記憶装置12、書換え可能記憶装置14およびア
ドレストレース記憶装置15のアドレスは16ビットで、か
つ内部ビット幅も16ビットであり、各々容量は、読出し
専用記憶装置12とアドレストレース記憶装置15が4KW
で、書換え可能記憶装置14が64KWである。第４図におい
ては、マイクロプログラムアドレス、トレースアドレ
ス、マイクロプログラムコードおよび内部ビットは16進
で表示されている。
ドレストレース記憶装置15のアドレスは16ビットで、か
つ内部ビット幅も16ビットであり、各々容量は、読出し
専用記憶装置12とアドレストレース記憶装置15が4KW
で、書換え可能記憶装置14が64KWである。第４図におい
ては、マイクロプログラムアドレス、トレースアドレ
ス、マイクロプログラムコードおよび内部ビットは16進
で表示されている。
置換え対象となる読出し専用記憶装置12内のマイクロプ
ログラムコードは、コード置換え制御ビットレジスタ17
のマイクロプログラムアドレスに対応するビットが
「１」のもので、マイクロプログラムアドレス「000
2H」および「03FEH」の「0CEDH」および「102CH」であ
る。置換え対象となる読出し専用記憶装置12内のマイク
ロプログラムコード「0CEDH」および「102CH」は、アド
レストレース記憶装置15内の対応アドレスのマイクロプ
ログラムコード「836CH」および「E112H」である。この
とき、アドレストレース記憶装置15のアドレストレース
手段は、切換え回路（Ａ）18aを制御し禁止されてい
る。コード置換え制御ビットレジスタ17内のマイクロプ
ログラムアドレスに対応したビットが「１」の場合、切
換え回路（Ｂ）18bによりマルチプレクサ（Ｂ）19bを動
作させ、アドレストレース記憶装置15から出力される置
換え対象となるマイクロプログラムコードを取り出し
て、所望の動作を実行制御する。
ログラムコードは、コード置換え制御ビットレジスタ17
のマイクロプログラムアドレスに対応するビットが
「１」のもので、マイクロプログラムアドレス「000
2H」および「03FEH」の「0CEDH」および「102CH」であ
る。置換え対象となる読出し専用記憶装置12内のマイク
ロプログラムコード「0CEDH」および「102CH」は、アド
レストレース記憶装置15内の対応アドレスのマイクロプ
ログラムコード「836CH」および「E112H」である。この
とき、アドレストレース記憶装置15のアドレストレース
手段は、切換え回路（Ａ）18aを制御し禁止されてい
る。コード置換え制御ビットレジスタ17内のマイクロプ
ログラムアドレスに対応したビットが「１」の場合、切
換え回路（Ｂ）18bによりマルチプレクサ（Ｂ）19bを動
作させ、アドレストレース記憶装置15から出力される置
換え対象となるマイクロプログラムコードを取り出し
て、所望の動作を実行制御する。
コード置換え制御ビットレジスタ17内の置換え制御ビッ
トの初期状態はオール「０」である。ROMマイクロプロ
グラムコードの置換えが必要なときは、所望の置換えパ
ターンビットを主記憶装置２から内部バス200を介して
コード置換え制御ビットレジスタ17内に書込むようにす
る。同時に書換え可能記憶装置14へのマイクロプログラ
ムコードも、所望の置換えパターンビットにしたもの
を、主記憶装置２からアドレストレース記憶装置15へ転
送するようにする。このとき、アドレストレース記憶装
置15のアドレストレース手段は停止させておくことは当
然である。
トの初期状態はオール「０」である。ROMマイクロプロ
グラムコードの置換えが必要なときは、所望の置換えパ
ターンビットを主記憶装置２から内部バス200を介して
コード置換え制御ビットレジスタ17内に書込むようにす
る。同時に書換え可能記憶装置14へのマイクロプログラ
ムコードも、所望の置換えパターンビットにしたもの
を、主記憶装置２からアドレストレース記憶装置15へ転
送するようにする。このとき、アドレストレース記憶装
置15のアドレストレース手段は停止させておくことは当
然である。
また、通信制御装置３および４に転送するアドレストレ
ース記憶装置15内の置換えパターンビットおよび書換え
可能記憶装置14のマイクロプログラムコードは、通常は
主記憶装置２上にある必要はなく、外部記憶装置内にあ
ってもよいし、システムジェネレーション時にだけ主記
憶装置２内に用意し、転送後は消去してもかまわない。
ース記憶装置15内の置換えパターンビットおよび書換え
可能記憶装置14のマイクロプログラムコードは、通常は
主記憶装置２上にある必要はなく、外部記憶装置内にあ
ってもよいし、システムジェネレーション時にだけ主記
憶装置２内に用意し、転送後は消去してもかまわない。
以上説明したように、本第二実施例は、読出し専用記憶
装置内のマイクロプログラムコードを、アドレストレー
ス手段が停止していてかつ置換え条件が発生したとき、
アドレストレース記憶装置内の対応アドレスにあらかじ
め用意されているマイクロプログラムコードに置き換え
る手段を備えることにより、マイクロプログラムのデバ
ッグ変更または追加を行う場合、読出し専用記憶装置の
交換をその都度行う必要がなくなり、デバッグ効率の向
上、フィールド出荷後の読出し専用記憶装置の交換費用
の削減ができ、かつROMシミュレータを使用しなくても
効率的なデバッグが可能となる効果がある。
装置内のマイクロプログラムコードを、アドレストレー
ス手段が停止していてかつ置換え条件が発生したとき、
アドレストレース記憶装置内の対応アドレスにあらかじ
め用意されているマイクロプログラムコードに置き換え
る手段を備えることにより、マイクロプログラムのデバ
ッグ変更または追加を行う場合、読出し専用記憶装置の
交換をその都度行う必要がなくなり、デバッグ効率の向
上、フィールド出荷後の読出し専用記憶装置の交換費用
の削減ができ、かつROMシミュレータを使用しなくても
効率的なデバッグが可能となる効果がある。
以上説明したように、本発明は、読出し記憶装置内のマ
イクロプログラムコードの置換え条件が発生したとき、
またはアドレストレース記憶装置のアドレストレースが
停止状態でかつ前記置換え条件が発生したときに、前記
マイクロプログラムコードを書換え可能記憶装置内にあ
らかじめ格納されたマイクロプログラムコードに置き換
えるコード置換え手段を設けることにより、置換え時
に、前記読出し専用記憶装置の交換の必要がなくなり、
その交換費用の削減と、デバッグの効率の向上とを図る
効果がある。
イクロプログラムコードの置換え条件が発生したとき、
またはアドレストレース記憶装置のアドレストレースが
停止状態でかつ前記置換え条件が発生したときに、前記
マイクロプログラムコードを書換え可能記憶装置内にあ
らかじめ格納されたマイクロプログラムコードに置き換
えるコード置換え手段を設けることにより、置換え時
に、前記読出し専用記憶装置の交換の必要がなくなり、
その交換費用の削減と、デバッグの効率の向上とを図る
効果がある。
第１図は本発明の第一実施例を示すブロック構成図。 第２図はそのコード置換え回路の詳細と関連回路とを示
すブロック構成図。 第３図は本発明の第二実施例を示すブロック構成図。 第４図はそのコード置換え回路の詳細と関連回路とを示
すブロック構成図。 第５図は本発明が適用されるシステムの一例を示すブロ
ック構成図。 １……中央処理装置、２……主記憶装置、３、４……通
信制御装置、５……入出力装置（Ａ）、６……入出力装
置（Ｂ）、７……入出力装置（Ｃ）、８……マイクロプ
ロセッサ、９……ローカル記憶装置、10……回線インタ
フェース回路、11……バスインタフェース回路、12……
読出し専用記憶装置（ROM）、13、13a……コード置換え
回路、14……書換え可能記憶装置（RAM）、15……アド
レストレース記憶装置（ATM）、16……マイクロプログ
ラムアドレスレジスタ、17……コード置換え制御ビット
レジスタ（BR）、18……切換え回路、18a……切換え回
路（Ａ）、18b……切換え回路（Ｂ）、19……マルチプ
レクサ、19a……マルチプレクサ（Ａ）、19b……マルチ
プレクサ（Ｂ）、20……マイクロプログラムコードレジ
スタ、21……マイクロプログラム実行制御回路、22……
ATMアドレスカウンタ回路、100……共通バス、200……
内部バス、300……回線インタフェース線。
すブロック構成図。 第３図は本発明の第二実施例を示すブロック構成図。 第４図はそのコード置換え回路の詳細と関連回路とを示
すブロック構成図。 第５図は本発明が適用されるシステムの一例を示すブロ
ック構成図。 １……中央処理装置、２……主記憶装置、３、４……通
信制御装置、５……入出力装置（Ａ）、６……入出力装
置（Ｂ）、７……入出力装置（Ｃ）、８……マイクロプ
ロセッサ、９……ローカル記憶装置、10……回線インタ
フェース回路、11……バスインタフェース回路、12……
読出し専用記憶装置（ROM）、13、13a……コード置換え
回路、14……書換え可能記憶装置（RAM）、15……アド
レストレース記憶装置（ATM）、16……マイクロプログ
ラムアドレスレジスタ、17……コード置換え制御ビット
レジスタ（BR）、18……切換え回路、18a……切換え回
路（Ａ）、18b……切換え回路（Ｂ）、19……マルチプ
レクサ、19a……マルチプレクサ（Ａ）、19b……マルチ
プレクサ（Ｂ）、20……マイクロプログラムコードレジ
スタ、21……マイクロプログラム実行制御回路、22……
ATMアドレスカウンタ回路、100……共通バス、200……
内部バス、300……回線インタフェース線。
Claims (1)
- 【請求項１】マイクロプログラムを格納する読出し専用
記憶装置と、書換え可能記憶装置と、マイクロプログラ
ムアドレスをトレースするアドレストレース記憶装置と
を備えたデータ通信システムの通信制御装置において、 前記アドレストレース記憶装置によるマイクロプログラ
ムのトレースが停止状態でかつ前記読出し専用記憶装置
内のマイクロプログラムコードを修正する置換え条件が
発生したときに、前記マイクロプログラムコードを前記
書換え可能記憶装置内の対応するアドレスにあらかじめ
用意されたマイクロプログラムコードに置き換えるコー
ド置換え手段を 備えたことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288340A JPH0782463B2 (ja) | 1988-11-15 | 1988-11-15 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288340A JPH0782463B2 (ja) | 1988-11-15 | 1988-11-15 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02133851A JPH02133851A (ja) | 1990-05-23 |
| JPH0782463B2 true JPH0782463B2 (ja) | 1995-09-06 |
Family
ID=17728931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63288340A Expired - Lifetime JPH0782463B2 (ja) | 1988-11-15 | 1988-11-15 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782463B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255604B1 (en) | 1995-05-31 | 2001-07-03 | Canon Kabushiki Kaisha | Coordinate detecting device for outputting coordinate data when two points are simultaneously depressed, method therefor and computer control device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015968B2 (ja) * | 1975-04-17 | 1985-04-23 | 日本電気株式会社 | 制御記憶装置 |
| JPS60126731A (ja) * | 1983-12-14 | 1985-07-06 | Hitachi Ltd | プログラム制御方法 |
-
1988
- 1988-11-15 JP JP63288340A patent/JPH0782463B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02133851A (ja) | 1990-05-23 |
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