JPH01106156A - 半導体集積回路のバス回路 - Google Patents
半導体集積回路のバス回路Info
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- JPH01106156A JPH01106156A JP26290887A JP26290887A JPH01106156A JP H01106156 A JPH01106156 A JP H01106156A JP 26290887 A JP26290887 A JP 26290887A JP 26290887 A JP26290887 A JP 26290887A JP H01106156 A JPH01106156 A JP H01106156A
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- JP
- Japan
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- bus
- circuit
- semiconductor integrated
- integrated circuit
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- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ワンチップマイクロコンピュータ等の半導体集積回路の
バス回路に関し、 集積度の低下を招かない半導体集積回路のバス回路を提
供することを目的とし、 ＣＰＵ、リソース等を具備した半導体集積回路であって
、ＣＰＵ、リソース等に結合され、分割されたバスと、
分割されたバス間に接続されたインターフェイスとを具
備し、分割されたバスの同期をとるように構成する。
バス回路に関し、 集積度の低下を招かない半導体集積回路のバス回路を提
供することを目的とし、 ＣＰＵ、リソース等を具備した半導体集積回路であって
、ＣＰＵ、リソース等に結合され、分割されたバスと、
分割されたバス間に接続されたインターフェイスとを具
備し、分割されたバスの同期をとるように構成する。
本発明はワンチップマイクロコンピュータ等の半導体集
積回路のバス回路に関する。
積回路のバス回路に関する。
ワンチップマイクロコンピュータにおいては、たとえば
、第４図に示すように、バス（データバス）ｌは、ＣＰ
Ｕ ２、ＲＯＭ ３、ＲＡＭ ４、リソース５１６ （
タイマ、Ｉ１０ボート、シリアルボート）等を結合する
（ただし、本明細古では、ＲＯＭ ３、ＲＡＭ ４もリ
ソースとする）。バス１はたとえば８ビツト、１６ビツ
ト、３２ビツト分である（図示例では１６ビツト）。各
バス１には、プリチャージトランジスタＱ７、複数の放
電用トランジスタＱ０が接続されている。第４図のバス
ｌの１ビツト分Ｂは第５図に示すと、バスＢは、プリチ
ャージ用トランジスタＱＰのオンにより充電され、放電
用トランジスタＱ１〜Ｑ１゜の１つのオンにより放電さ
れる。この場合、プリチャージトランジスタＱ、のゲー
トにはクロックＣＬＫが供給され、トランジスタＱ、〜
ＱＩＯの各ゲートにはＣＰＵ２もしくはリソースが接続
されている。ＣはバスＨの配線容量である。
、第４図に示すように、バス（データバス）ｌは、ＣＰ
Ｕ ２、ＲＯＭ ３、ＲＡＭ ４、リソース５１６ （
タイマ、Ｉ１０ボート、シリアルボート）等を結合する
（ただし、本明細古では、ＲＯＭ ３、ＲＡＭ ４もリ
ソースとする）。バス１はたとえば８ビツト、１６ビツ
ト、３２ビツト分である（図示例では１６ビツト）。各
バス１には、プリチャージトランジスタＱ７、複数の放
電用トランジスタＱ０が接続されている。第４図のバス
ｌの１ビツト分Ｂは第５図に示すと、バスＢは、プリチ
ャージ用トランジスタＱＰのオンにより充電され、放電
用トランジスタＱ１〜Ｑ１゜の１つのオンにより放電さ
れる。この場合、プリチャージトランジスタＱ、のゲー
トにはクロックＣＬＫが供給され、トランジスタＱ、〜
ＱＩＯの各ゲートにはＣＰＵ２もしくはリソースが接続
されている。ＣはバスＨの配線容量である。
第５図の動作を説明すると、サイクルＴ１にてバスＢは
ＶＣＣに充電され、サイクルＴ２にて送信許可されたＣ
ＰＵ２もしくはリソースの１つが当該バスＢの電位をロ
ーレベルとするときにトランジスタＱ１〜Ｇｌ＋ｏの１
つをオンにして当１亥バスＢの＠、荷を抜く。もちろん
、送信許可されたＣ Ｐ Ｕ２もしくはリソースが当該
バスＢの電位をハイレベルとしたいときにはいずれのト
ランジスタＱ１〜Ｑ、。もオンとならない。次いで、サ
イクルＴ３にて受信するＣＰＵ２もしくはす゛ノースが
バスＢの電位を読出す。
ＶＣＣに充電され、サイクルＴ２にて送信許可されたＣ
ＰＵ２もしくはリソースの１つが当該バスＢの電位をロ
ーレベルとするときにトランジスタＱ１〜Ｇｌ＋ｏの１
つをオンにして当１亥バスＢの＠、荷を抜く。もちろん
、送信許可されたＣ Ｐ Ｕ２もしくはリソースが当該
バスＢの電位をハイレベルとしたいときにはいずれのト
ランジスタＱ１〜Ｑ、。もオンとならない。次いで、サ
イクルＴ３にて受信するＣＰＵ２もしくはす゛ノースが
バスＢの電位を読出す。
〔発明が解決しようとする問題点〕
しかしながら、ワンチップマイクロコンピュータの技術
の向上により、内蔵リソースの増加およびチップサイズ
の縮小化が進み、バスＢの配線容量Ｃは増加傾向にある
。この結果、放電用トランジスタＱ、〜Ｑ１゜のドライ
ブ能力を大きくする必要がある。また、リソースを顧客
の要求に応じてＣＰＵコアに接続されるＱＣＭ 、Ｑ
ＣＰの技法を援用する場合にも、想定し得る最大のバス
Ｂの配線容３ｉＣを放電させるために、ＣＰＵコアの放
電用トランジスタのドライブ能力を大きくする必要があ
る。このように放電用トランジスタのドライブ能力を増
加させるには、同一製造条件の場合、当該トランジスタ
のチャネル幅を大きくする等の技法があり、これは集積
度の低下を招くという問題点があった。
の向上により、内蔵リソースの増加およびチップサイズ
の縮小化が進み、バスＢの配線容量Ｃは増加傾向にある
。この結果、放電用トランジスタＱ、〜Ｑ１゜のドライ
ブ能力を大きくする必要がある。また、リソースを顧客
の要求に応じてＣＰＵコアに接続されるＱＣＭ 、Ｑ
ＣＰの技法を援用する場合にも、想定し得る最大のバス
Ｂの配線容３ｉＣを放電させるために、ＣＰＵコアの放
電用トランジスタのドライブ能力を大きくする必要があ
る。このように放電用トランジスタのドライブ能力を増
加させるには、同一製造条件の場合、当該トランジスタ
のチャネル幅を大きくする等の技法があり、これは集積
度の低下を招くという問題点があった。
従って、本発明の目的は、集積度の低下を招かない半導
体集積回路のバス回路を提供することにある。
体集積回路のバス回路を提供することにある。
上述の問題点を解決するための手段は第１図に示される
。第１図において、バスＢはバスＢＩ＋Ｂ２に分割し、
また、各バスＢ、、Ｂ、にプリチャージトランジスタＱ
ＦＩ 、 ＱＰ！が接続され、さらに、バス８．．８．
間には、同期をとるためにバスインターフェイス７が接
続されている。
。第１図において、バスＢはバスＢＩ＋Ｂ２に分割し、
また、各バスＢ、、Ｂ、にプリチャージトランジスタＱ
ＦＩ 、 ＱＰ！が接続され、さらに、バス８．．８．
間には、同期をとるためにバスインターフェイス７が接
続されている。
上述の手段によれば、各分割されたバスＢ１ 。
Ｂ２の配線容量は、分割前に比較して、１／２Ｃとなり
、この結果、放電用トランジスタＱ＋ 〜Ｑ１ｏのドラ
イブ能力は１／２で済む。
、この結果、放電用トランジスタＱ＋ 〜Ｑ１ｏのドラ
イブ能力は１／２で済む。
（実施例〕
第２図は本発明に係る半導体集積回路のバス回路の第１
の実施例を示す回路図である。第２図においては、第１
図のバスインターフェイス７が具体的に図示されている
。すなわち、バスインターフェイス７は、インバータＧ
、、Ｇ、およびトランジスタＱｌｌ〜Ｑ、４により構成
されている。たとえば、プリチャージ後（サイクルＴ１
）、サイクルＴ２にて放電用トランジスタの１つＱｌが
オンとされた瞬間は、バスＢ１の電位はローレベルとな
り、バスＢ！の電位はハイレベルに保持される。
の実施例を示す回路図である。第２図においては、第１
図のバスインターフェイス７が具体的に図示されている
。すなわち、バスインターフェイス７は、インバータＧ
、、Ｇ、およびトランジスタＱｌｌ〜Ｑ、４により構成
されている。たとえば、プリチャージ後（サイクルＴ１
）、サイクルＴ２にて放電用トランジスタの１つＱｌが
オンとされた瞬間は、バスＢ１の電位はローレベルとな
り、バスＢ！の電位はハイレベルに保持される。
しかし、バスＢ１の電位がローレベルとなると、インバ
ータＧ１の出力がハイレベルとなり、トランジスタＱｌ
ｆｆはオンとなる。この場合、トランジスタＱ、、、Ｑ
、、もオンであるので（ＣＬ Ｋ ＝ハイレベル）、バ
スＢ２の電位もローレベルとなる。
ータＧ１の出力がハイレベルとなり、トランジスタＱｌ
ｆｆはオンとなる。この場合、トランジスタＱ、、、Ｑ
、、もオンであるので（ＣＬ Ｋ ＝ハイレベル）、バ
スＢ２の電位もローレベルとなる。
つまり、バスＢ、、Ｂ２の一方がローレベルとなると、
他方もローレベルとなり、バスインターフェイス７によ
り同期がとれることに卒る。従って、次のサイクルＴ３
にてバスＢ＋ 、Ｂｔに接続されているＣＰＵ２もし
くはリソースは同一データを読出すことができる。なお
、トランジスタＱ、ｚ。
他方もローレベルとなり、バスインターフェイス７によ
り同期がとれることに卒る。従って、次のサイクルＴ３
にてバスＢ＋ 、Ｂｔに接続されているＣＰＵ２もし
くはリソースは同一データを読出すことができる。なお
、トランジスタＱ、ｚ。
Ｑｌ４は、プリチャージ時（サイクルＴｌ）にバスＢ＋
、Ｂｚの放電経路をしゃ断するためのものである。
、Ｂｚの放電経路をしゃ断するためのものである。
第３図は本発明に係る半導体集積回路のバス回路の第２
の実施例を示す回路図であって、第２図の場合と、バス
インターフェイス７の構成が異なる。すなわち、第３図
のバスインターフェイス７は、インバータＧ１、ノア回
路Ｇａ 、 Ｇｓ 、）ランジスタＱ、、、Ｑ、６に
より構成される。たとえば、プリチャージ後、放電用ト
ランジスタの１つＱ。
の実施例を示す回路図であって、第２図の場合と、バス
インターフェイス７の構成が異なる。すなわち、第３図
のバスインターフェイス７は、インバータＧ１、ノア回
路Ｇａ 、 Ｇｓ 、）ランジスタＱ、、、Ｑ、６に
より構成される。たとえば、プリチャージ後、放電用ト
ランジスタの１つＱ。
がオンされた瞬間は、やはり、バスＢ、の電位はローレ
ベルとなり、バスＢ２の電位はハイレベルを保持される
。しかし、バスＢ、の電位がローレベルとなると、ノア
回路Ｇ４の２つの入力の電位ハ共にローレベルとなり
（ＣＬ Ｋ ＝ハイレベル）、トランジスタＱＩ６はオ
ンとなる。この結果、バスＢ２の電位もローレベルとな
る。つまり、バスＢ。
ベルとなり、バスＢ２の電位はハイレベルを保持される
。しかし、バスＢ、の電位がローレベルとなると、ノア
回路Ｇ４の２つの入力の電位ハ共にローレベルとなり
（ＣＬ Ｋ ＝ハイレベル）、トランジスタＱＩ６はオ
ンとなる。この結果、バスＢ２の電位もローレベルとな
る。つまり、バスＢ。
Ｂ２の一方がローレベルとなると、他方もローレベルと
なり、バスインターフェイス７により同期がとれること
になる。従って、次のサイクルＴ３にてバスＢ＋、Ｂｚ
に接続されているＣＰＵ２もしくはリソースは同一デー
タを読出すことができる。なお、プリチャージ時（サイ
クルＴＩ）には、各ノア回路Ｇ４ 、ＧＳの一方の入
力はハイレベルとなり、従って、各ノア回路Ｇ４．ＧＳ
はローレベルとなり、バスＢ、、Ｂ２の放電経路はしゃ
断される。
なり、バスインターフェイス７により同期がとれること
になる。従って、次のサイクルＴ３にてバスＢ＋、Ｂｚ
に接続されているＣＰＵ２もしくはリソースは同一デー
タを読出すことができる。なお、プリチャージ時（サイ
クルＴＩ）には、各ノア回路Ｇ４ 、ＧＳの一方の入
力はハイレベルとなり、従って、各ノア回路Ｇ４．ＧＳ
はローレベルとなり、バスＢ、、Ｂ２の放電経路はしゃ
断される。
なお、上述の実施例においては、バスＢの分割は２分割
であるが、３分割にもなし得る。
であるが、３分割にもなし得る。
以上説明したように、本発明によれば、バスの配線容量
をバスの分割により小さくしているので、放電用トラン
ジスタのドライブ能力を大きくする必要がなくなり、従
って、集積度の向上に役立つものである。
をバスの分割により小さくしているので、放電用トラン
ジスタのドライブ能力を大きくする必要がなくなり、従
って、集積度の向上に役立つものである。
第４図は本発明の基本構成を示す回路図、第２図、第３
図は本発明に係る半導体集積回路のバス回路の第１、第
２の実施例を示す回路図、第４図は一般的な半導体集積
回路（ワンチップマイクロコンピュータ）を示すブロッ
ク図、第５図は従来の半導体集積回路のバス回路の回路
図である。 １・・・バス、 ２・・・ＣＰＵ。 ３〜６・・・リソース、 Ｂ１ 、Ｂ２・・・分割されたバス。
図は本発明に係る半導体集積回路のバス回路の第１、第
２の実施例を示す回路図、第４図は一般的な半導体集積
回路（ワンチップマイクロコンピュータ）を示すブロッ
ク図、第５図は従来の半導体集積回路のバス回路の回路
図である。 １・・・バス、 ２・・・ＣＰＵ。 ３〜６・・・リソース、 Ｂ１ 、Ｂ２・・・分割されたバス。
Claims (1)
- 【特許請求の範囲】 １、ＣＰＵ（２）、リソース（３〜６）等を具備した半
導体集積回路であって、 前記ＣＰＵ、リソース等に結合され、分割されたバス（
Ｂ＿１、Ｂ＿２）と、 該分割されたバス間に接続されたインターフェイス（７
）と を具備し、該分割されたバスの同期をとるようにした半
導体集積回路のバス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26290887A JPH01106156A (ja) | 1987-10-20 | 1987-10-20 | 半導体集積回路のバス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26290887A JPH01106156A (ja) | 1987-10-20 | 1987-10-20 | 半導体集積回路のバス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01106156A true JPH01106156A (ja) | 1989-04-24 |
Family
ID=17382277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26290887A Pending JPH01106156A (ja) | 1987-10-20 | 1987-10-20 | 半導体集積回路のバス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01106156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286153A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | 半導体装置 |
-
1987
- 1987-10-20 JP JP26290887A patent/JPH01106156A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286153A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | 半導体装置 |
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