JPS6350997A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS6350997A JPS6350997A JP61193510A JP19351086A JPS6350997A JP S6350997 A JPS6350997 A JP S6350997A JP 61193510 A JP61193510 A JP 61193510A JP 19351086 A JP19351086 A JP 19351086A JP S6350997 A JPS6350997 A JP S6350997A
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- JP
- Japan
- Prior art keywords
- data
- output
- inverters
- cmos inverter
- circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、並列データを直列データに変換して出力する
出力バッファ回路に関する。
出力バッファ回路に関する。
（従来の技術）
第６図は、従来のｄＲＡＭにおけるデータ出力回路の構
成例である。これは、４ビツトの並列データをカラム・
アドレス・ストローブ信号（ＣＡＳクロック）のトグル
により直列データに変換して出力するようにした、４ビ
ツト・ニブルモードにおける出力回路である。４ビツト
の並列データＤ１〜Ｄ４はシフトレジスタ５１によって
並列／直列変換が行なわれ、これにより得られた直列デ
ータが、この例では３段のＣＭＯＳインバータ５２１〜
５２３により増幅されて取り出される。この回路の出力
バッファ段であるＣＭＯＳインバータ列は、出力負荷（
通常１００ｐＦの容恒負荷と２２ＴＴＬ負荷）を数ｎ
ｓｅａ以下の限られた時間内に駆動するに十分な駆動能
力をもつよう設計される。一般的には、前段と後段の０
ＭＯ８を構成するＭｏＳトランジスタのチャネル幅が１
：３の比率となるときがほぼ最適寸法比となる。インバ
ータ列の段数は通常３〜４段である。
成例である。これは、４ビツトの並列データをカラム・
アドレス・ストローブ信号（ＣＡＳクロック）のトグル
により直列データに変換して出力するようにした、４ビ
ツト・ニブルモードにおける出力回路である。４ビツト
の並列データＤ１〜Ｄ４はシフトレジスタ５１によって
並列／直列変換が行なわれ、これにより得られた直列デ
ータが、この例では３段のＣＭＯＳインバータ５２１〜
５２３により増幅されて取り出される。この回路の出力
バッファ段であるＣＭＯＳインバータ列は、出力負荷（
通常１００ｐＦの容恒負荷と２２ＴＴＬ負荷）を数ｎ
ｓｅａ以下の限られた時間内に駆動するに十分な駆動能
力をもつよう設計される。一般的には、前段と後段の０
ＭＯ８を構成するＭｏＳトランジスタのチャネル幅が１
：３の比率となるときがほぼ最適寸法比となる。インバ
ータ列の段数は通常３〜４段である。
このようにインバータの多段構成からなる出力バッファ
では、この部分での信号の遅延が問題となり、これがメ
モリアクセス時間の制限要因となる。例えば４ビツトニ
ブルの場合、４ビツトのうち先頭のアドレスをアクセス
すると、４ビツトのデータが同時にシフトレジスタに転
送され、これがＣＡＳのトグルで直列データに変換され
て出力されるが、この場合アクセスタイムはシフトレジ
スタおよびインバータ列の動作速度で決定される。
では、この部分での信号の遅延が問題となり、これがメ
モリアクセス時間の制限要因となる。例えば４ビツトニ
ブルの場合、４ビツトのうち先頭のアドレスをアクセス
すると、４ビツトのデータが同時にシフトレジスタに転
送され、これがＣＡＳのトグルで直列データに変換され
て出力されるが、この場合アクセスタイムはシフトレジ
スタおよびインバータ列の動作速度で決定される。
シフトレジスタの高速化はある程度回路的工夫で容易で
あるが、インバータ列での高速化は難しい。
あるが、インバータ列での高速化は難しい。
何故なら、大きい負荷容量を駆動するために最終段イン
バータは寸法の大きいものが必要であり、これを高速駆
動するためにはゲート入力容量が徐々に小さくなるＣＭ
ＯＳインバータの多段構成が必要となって、この多段構
成の故に信号遅延が生じるからである。
バータは寸法の大きいものが必要であり、これを高速駆
動するためにはゲート入力容量が徐々に小さくなるＣＭ
ＯＳインバータの多段構成が必要となって、この多段構
成の故に信号遅延が生じるからである。
（発明が解決しようとする問題点）
以上のように従来のニブルモードｄＲＡＭでは、より高
速のアクセスを可能とするためには出力バッファでの信
号遅延が大きいという問題があった。
速のアクセスを可能とするためには出力バッファでの信
号遅延が大きいという問題があった。
本発明はこの様な問題を解決して、並列／直列変換機能
を有し、しかも高速動作を可能とした出力バッファ回路
を提供することを目的とする。
を有し、しかも高速動作を可能とした出力バッファ回路
を提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
本発明にがかる出力バッファ回路は、出力端子を並列接
続した複数のクロッ９６０Ｍ０８回路により構成され、
各クロッ９６０Ｍ０８回路へのクロック信号の切換えに
よって並列データを直列データに変換して出力するよう
にしたことを特徴とする。
続した複数のクロッ９６０Ｍ０８回路により構成され、
各クロッ９６０Ｍ０８回路へのクロック信号の切換えに
よって並列データを直列データに変換して出力するよう
にしたことを特徴とする。
（作用）
゛ クロッ９６０Ｍ０８回路は、クロック信号を入力し
ない場合、入力状態の如何に拘らず出力端子を高インピ
ーダンス状態に保つことができる。
ない場合、入力状態の如何に拘らず出力端子を高インピ
ーダンス状態に保つことができる。
従って複数のクロック１０Ｍ０３回路を並列接続してク
ロック信号の切換えを行うことにより、各クロッ９６０
Ｍ０８回路まで並列に転送されて来たデータを直列デー
タに変換して出力することができる。この構成では、並
列／直列変換のためのシフトレジスタが不要であり、し
かもインバータの多段接続も要らないため、高速動作が
可能である。従ってｄＲＡＭのデータ出力回路部に用い
れば、ニブルモードでの高速アクセスが可能となる。
ロック信号の切換えを行うことにより、各クロッ９６０
Ｍ０８回路まで並列に転送されて来たデータを直列デー
タに変換して出力することができる。この構成では、並
列／直列変換のためのシフトレジスタが不要であり、し
かもインバータの多段接続も要らないため、高速動作が
可能である。従ってｄＲＡＭのデータ出力回路部に用い
れば、ニブルモードでの高速アクセスが可能となる。
ところでクロックドＣＭＯＳインバータは、通常のＣＭ
ＯＳインバータに対して２個のＭＯＳトランジスタが直
列に追加された形になる。従ってクロックドＣＭＯＳイ
ンバータの負荷駆動能力を通常のＣＭＯＳインバータの
それと同じにしようとすると、各ＭＯＳトランジスタの
ゲート長が同じとするとゲート幅を２倍にしなければな
らない。
ＯＳインバータに対して２個のＭＯＳトランジスタが直
列に追加された形になる。従ってクロックドＣＭＯＳイ
ンバータの負荷駆動能力を通常のＣＭＯＳインバータの
それと同じにしようとすると、各ＭＯＳトランジスタの
ゲート長が同じとするとゲート幅を２倍にしなければな
らない。
従ってクロックドＣＭＯＳインバーターは通常のＣＭＯ
Ｓインバータに比べて大きい面積を必要とし、当然入力
容量も大きくなるためにこれを駆動するドライバの駆動
能力が小さいと高速動作が妨げられる。これを補償する
ためには、クロックドＣＭＯＳインバータのドライバ段
としてその出力部に電流駆動能力の大きいバイポーラト
ランジスタを用いたものを利用すればよい。
Ｓインバータに比べて大きい面積を必要とし、当然入力
容量も大きくなるためにこれを駆動するドライバの駆動
能力が小さいと高速動作が妨げられる。これを補償する
ためには、クロックドＣＭＯＳインバータのドライバ段
としてその出力部に電流駆動能力の大きいバイポーラト
ランジスタを用いたものを利用すればよい。
（実施例）
以下、本発明の詳細な説明する。
第１図は、４ビツト・ニブルモードの
ｄＲＡＭのデータ出力バッフ７に適用した実施例である
。４個のクロックドＣＭＯＳインバータ１１〜１４が併
設され、それらの出力端子が共通接続されてデータ出力
端子となっている。Ｉ１０線を介して転送される４ビツ
トのデータＤｓ。
。４個のクロックドＣＭＯＳインバータ１１〜１４が併
設され、それらの出力端子が共通接続されてデータ出力
端子となっている。Ｉ１０線を介して転送される４ビツ
トのデータＤｓ。
Ｄ１〜Ｄ４ 、Ｄ４は同時に４個のクロックドＣＭＯＳ
インバータ１１〜１４の入力端子に入る。
インバータ１１〜１４の入力端子に入る。
これらのデータは、各クロックドＣＭＯＳインバータ１
１〜１４に印加するクロックΦ１〜Φ４を少しずつずら
すことによって、一つのデータ出力端子に直列データに
変換されて出力されるようになっている。各クロックド
ＣＭＯＳインバータ１１〜１４のそれぞれの構成ＭｏＳ
トランジスタのゲートには、ドライバとして、出力段に
バイポーラトランジスタを用いたＣＭＯＳインバータ、
所ｗＩＢｉＣＭＯＳインバータ２（２１〜２６）を設け
ている。各ゲート部のＢ ｉ ＣＭＯＳインバータの数
は、それぞれの駆動位相を考慮して一個又は二個である
。
１〜１４に印加するクロックΦ１〜Φ４を少しずつずら
すことによって、一つのデータ出力端子に直列データに
変換されて出力されるようになっている。各クロックド
ＣＭＯＳインバータ１１〜１４のそれぞれの構成ＭｏＳ
トランジスタのゲートには、ドライバとして、出力段に
バイポーラトランジスタを用いたＣＭＯＳインバータ、
所ｗＩＢｉＣＭＯＳインバータ２（２１〜２６）を設け
ている。各ゲート部のＢ ｉ ＣＭＯＳインバータの数
は、それぞれの駆動位相を考慮して一個又は二個である
。
６一
第２図は、Ｂ ｉ ＣＭＯＳインバータ２の構成例であ
る。出力段にはｎｐｎトランジスタＱｌ。
る。出力段にはｎｐｎトランジスタＱｌ。
Ｑ２が直列接続されている。電源Ｖｃｅ側のトランジス
タＱ１のベースとエミッタ間にはｎｐｎトランジスタＱ
３がダイオード接続されている。出力段トランジスタＱ
１．Ｑ２を駆動する部分には、ｐチャネルＭＯＳトラン
ジスタＴｔ 、Ｔ２とｎチャネルＭｏＳトランジスタＴ
３．Ｔ４ 、Ｔｓからなる０ＭＯ８が用いられている。
タＱ１のベースとエミッタ間にはｎｐｎトランジスタＱ
３がダイオード接続されている。出力段トランジスタＱ
１．Ｑ２を駆動する部分には、ｐチャネルＭＯＳトラン
ジスタＴｔ 、Ｔ２とｎチャネルＭｏＳトランジスタＴ
３．Ｔ４ 、Ｔｓからなる０ＭＯ８が用いられている。
ｐチャネルＭＯＳトランジスタＴｔ 、Ｔａはこのバッ
ファの活性化用である。
ファの活性化用である。
このＢ ｉ ＣＭＯＳインバータは、制御信号Ｏ８がＬ
Ｉ！レベルの時は、ＭｏＳトランジスタＴ１がオンで
あり、従って出力段トランジスタＱ１がオンであって、
入力ＩＮの“ｌ ＨＩ＋、“Ｌ Ｉ＋に拘らず出力端子
は゛′Ｈ″レベルに保たれる。制御信号Ｃ８が“）ｌ
ＩＩレベルになるとＭｏＳトランジスタＴ１がオフ、Ｔ
３がオンになって回路が活性化される。そして入力ＩＮ
が“Ｈ″レベル時トランジスタＱ１がオフ、Ｑ２がオン
となり、１１１ ＩＩレベル出力が得られる。入力ＩＮ
が＃ Ｌ ＴＪレベルの時、出力は゛Ｈ″レベルになる
。
Ｉ！レベルの時は、ＭｏＳトランジスタＴ１がオンで
あり、従って出力段トランジスタＱ１がオンであって、
入力ＩＮの“ｌ ＨＩ＋、“Ｌ Ｉ＋に拘らず出力端子
は゛′Ｈ″レベルに保たれる。制御信号Ｃ８が“）ｌ
ＩＩレベルになるとＭｏＳトランジスタＴ１がオフ、Ｔ
３がオンになって回路が活性化される。そして入力ＩＮ
が“Ｈ″レベル時トランジスタＱ１がオフ、Ｑ２がオン
となり、１１１ ＩＩレベル出力が得られる。入力ＩＮ
が＃ Ｌ ＴＪレベルの時、出力は゛Ｈ″レベルになる
。
このＢ ｉ ＣＭＯＳインバータは、出力段が電流駆動
能力の大きいトランジスタであるため、負荷容量が大き
い場合に有利である。第３図は、Ｂ ｉ ＣＭＯＳイン
バータと通常のＣＭＯＳインバータの１段当たりの遅延
時間と負荷容量の関係を示している。図から明らかなよ
うにＢ ｉ ＣＭＯＳインバータでは負荷容量が大きく
なっても遅延時間がそれ程大きくならない。
能力の大きいトランジスタであるため、負荷容量が大き
い場合に有利である。第３図は、Ｂ ｉ ＣＭＯＳイン
バータと通常のＣＭＯＳインバータの１段当たりの遅延
時間と負荷容量の関係を示している。図から明らかなよ
うにＢ ｉ ＣＭＯＳインバータでは負荷容量が大きく
なっても遅延時間がそれ程大きくならない。
第４図はこの実施例による出力バッファでのデータ出力
の様子を示す信号波形図である。ロウ・アドレス・スト
ローブ信号（ＲＡＳクロック）がＬ ｔ＋レベルになり
、続いてカラム・アドレス・ストローブ信号（ＣＡＳク
ロック）が１１１ ＩＴレベルになって、これらに同期
して取り込まれたアドレス信号により所定のメモリセル
が選択される。
の様子を示す信号波形図である。ロウ・アドレス・スト
ローブ信号（ＲＡＳクロック）がＬ ｔ＋レベルになり
、続いてカラム・アドレス・ストローブ信号（ＣＡＳク
ロック）が１１１ ＩＴレベルになって、これらに同期
して取り込まれたアドレス信号により所定のメモリセル
が選択される。
この実施例の場合、４ビツト・ニブルモードであるから
、ロウ・アドレスで選ばれた一本のワード線につながる
メモリセルのうち４個のメモリセルのデータＤ１〜Ｄ４
が同時に並列にそれぞれ別個のＴ１０線に転送される。
、ロウ・アドレスで選ばれた一本のワード線につながる
メモリセルのうち４個のメモリセルのデータＤ１〜Ｄ４
が同時に並列にそれぞれ別個のＴ１０線に転送される。
これらのデータＤ１〜Ｄ４が第１図の出力バッファの各
クロックドＣＭＯＳインバータに入る。そして少しずつ
位相のずれたクロックΦ１〜Φ４によって、並列データ
が順次選択されて直列データとして取り出されることに
なる。
クロックドＣＭＯＳインバータに入る。そして少しずつ
位相のずれたクロックΦ１〜Φ４によって、並列データ
が順次選択されて直列データとして取り出されることに
なる。
こうしてこの実施例では、複数のクロックドＣＭＯＳイ
ンバータを用いることによって、シフトレジスタを用い
ることなく並列データを直列データに変換して出力する
ことができる。そしてこの実施例の出力バッファでは、
複数のクロックドＣＭＯＳインバータのクロックの切換
えのみで並列／直列変換を行うため高速動作が可能であ
る。
ンバータを用いることによって、シフトレジスタを用い
ることなく並列データを直列データに変換して出力する
ことができる。そしてこの実施例の出力バッファでは、
複数のクロックドＣＭＯＳインバータのクロックの切換
えのみで並列／直列変換を行うため高速動作が可能であ
る。
また出力段に通常のＣＭＯＳインバータを用いると、負
荷容量が大きい場合に高速動作させるためにはインバー
タを多段接続することが必要で、この多段接続による信
号遅延が問題となる。これに対しこの実施例では、クロ
ックドＣＭＯＳインバータのドライバ段としてＢ ｉ
ＣＭＯＳインバータを用いることにより、この問題を解
決している。
荷容量が大きい場合に高速動作させるためにはインバー
タを多段接続することが必要で、この多段接続による信
号遅延が問題となる。これに対しこの実施例では、クロ
ックドＣＭＯＳインバータのドライバ段としてＢ ｉ
ＣＭＯＳインバータを用いることにより、この問題を解
決している。
即ちこの実施例では、クロックドＣＭＯＳインバータを
大きい面積として十分な駆動能力をもたせた場合にも、
これを多段接続をすることなく高速動作させることが可
能である。従ってこの実施例によれば、高速アクセスが
可能なニブルモードｄＲＡＭを実現することができる。
大きい面積として十分な駆動能力をもたせた場合にも、
これを多段接続をすることなく高速動作させることが可
能である。従ってこの実施例によれば、高速アクセスが
可能なニブルモードｄＲＡＭを実現することができる。
本発明は上記実施例に限られるものではない。
例えば、クロックドＣＭＯＳインバータの構成は第１図
のものに限られず、第５図（ａ）〜（ｉ＞に示すような
各種の構成法を利用することができる。これらのうち（
ｅ）、（ａ）および（ｉ）は、入力が゛′Ｈ″レベルの
とき出力がＨ”レベルであり、従ってインバータではな
いが、バッファ回路として他のものと同様に用いること
ができる。
のものに限られず、第５図（ａ）〜（ｉ＞に示すような
各種の構成法を利用することができる。これらのうち（
ｅ）、（ａ）および（ｉ）は、入力が゛′Ｈ″レベルの
とき出力がＨ”レベルであり、従ってインバータではな
いが、バッファ回路として他のものと同様に用いること
ができる。
また実施例では４ビツト・ニブルの場合を説明したが、
ビット数は任意である。更に複数のクロックドＣＭＯＳ
インバータの出力端子は基本的に独立として多ビツト並
列出力構成とし、ニブルモード使用時に各出力端子を共
通接続するようにトランスファゲートを設けるか、或い
は金属配線層のオプションマスクにより共通接続するよ
うにすれば、同一パターンを有効利用することができる
。
ビット数は任意である。更に複数のクロックドＣＭＯＳ
インバータの出力端子は基本的に独立として多ビツト並
列出力構成とし、ニブルモード使用時に各出力端子を共
通接続するようにトランスファゲートを設けるか、或い
は金属配線層のオプションマスクにより共通接続するよ
うにすれば、同一パターンを有効利用することができる
。
また、出力バッファ回路として大きい面積をとることが
許容される場合には、クロックドＣＭＯＳインバータの
ドライバ段として通常のＣＭＯＳインバータを用いるこ
とができる。
許容される場合には、クロックドＣＭＯＳインバータの
ドライバ段として通常のＣＭＯＳインバータを用いるこ
とができる。
［発明の効果］
以上述べたように本発明によれば、クロック１０Ｍ０８
回路を出力段に用いることによって、並列データを高速
に処理して直列データに変換して出力することができ、
特にニブルモードｄＲＡＭに適用して有用な出力バッフ
ァ回路を実現することができる。
回路を出力段に用いることによって、並列データを高速
に処理して直列データに変換して出力することができ、
特にニブルモードｄＲＡＭに適用して有用な出力バッフ
ァ回路を実現することができる。
第１図は本発明の一実施例の出力バッフ７回路を示す図
、第２図はその回路に用いる Ｂ ｉ ＣＭＯＳインバータを示す図、第３図はＢ ｉ
ＣＭＯＳインバータの特性を通常のＣＭＯＳインバー
タと比較して示す図、第４図は第１図の出力バッファ回
路を用いたニブルモードｄＲＡＭの動作を説明するため
の信号波形図、第５図（ａ）〜（＋）はクロックドＣＭ
Ｏ３の他の構成例を示す図、第６図は従来のニブルモー
ドｄＲＡＭのデータ出力部の構成を示す図である。 １１〜１４・・・クロックドＣＭＯＳインバータ、２１
〜２６・・・Ｂ１ＣＭｏ５インバータ、Ｄｔ。 り。 出願人代理人 弁理士 鈴江武彦 Ｖｃｃ Ｖｃｃ ＶｃｃＷｈ ２
図 負荷容量 篇 ３ 因 １０ 〇 と ０ 三 １ｅ 城１０
θ − θ ｒｅ ｚ ｒｅ ｔｏ ｘ −１０θ ０ 三 １゜ り
、第２図はその回路に用いる Ｂ ｉ ＣＭＯＳインバータを示す図、第３図はＢ ｉ
ＣＭＯＳインバータの特性を通常のＣＭＯＳインバー
タと比較して示す図、第４図は第１図の出力バッファ回
路を用いたニブルモードｄＲＡＭの動作を説明するため
の信号波形図、第５図（ａ）〜（＋）はクロックドＣＭ
Ｏ３の他の構成例を示す図、第６図は従来のニブルモー
ドｄＲＡＭのデータ出力部の構成を示す図である。 １１〜１４・・・クロックドＣＭＯＳインバータ、２１
〜２６・・・Ｂ１ＣＭｏ５インバータ、Ｄｔ。 り。 出願人代理人 弁理士 鈴江武彦 Ｖｃｃ Ｖｃｃ ＶｃｃＷｈ ２
図 負荷容量 篇 ３ 因 １０ 〇 と ０ 三 １ｅ 城１０
θ − θ ｒｅ ｚ ｒｅ ｔｏ ｘ −１０θ ０ 三 １゜ り
Claims (2)
- （１）出力端子を共通接続した複数のクロックドＣＭＯ
Ｓ回路を備え、並列データを、各クロックドＣＭＯＳ回
路へのクロック信号の切換えにより直列データに変換し
て前記出力端子から取出すようにしたことを特徴とする
出力バッファ回路。 - （２）前記各クロックドＣＭＯＳ回路のドライバは、出
力段にバイポーラトランジスタを用いたものである特許
請求の範囲第１項記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193510A JPS6350997A (ja) | 1986-08-19 | 1986-08-19 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193510A JPS6350997A (ja) | 1986-08-19 | 1986-08-19 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6350997A true JPS6350997A (ja) | 1988-03-03 |
Family
ID=16309257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61193510A Pending JPS6350997A (ja) | 1986-08-19 | 1986-08-19 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6350997A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283194A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 半導体記憶装置 |
| JPH0562471A (ja) * | 1989-01-23 | 1993-03-12 | Texas Instr Inc <Ti> | コラム選択回路 |
-
1986
- 1986-08-19 JP JP61193510A patent/JPS6350997A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0562471A (ja) * | 1989-01-23 | 1993-03-12 | Texas Instr Inc <Ti> | コラム選択回路 |
| JPH03283194A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 半導体記憶装置 |
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