JPH01106607A - 増幅回路配置 - Google Patents

増幅回路配置

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JPH01106607A
JPH01106607A JP63227631A JP22763188A JPH01106607A JP H01106607 A JPH01106607 A JP H01106607A JP 63227631 A JP63227631 A JP 63227631A JP 22763188 A JP22763188 A JP 22763188A JP H01106607 A JPH01106607 A JP H01106607A
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JP
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transistors
transistor
conductivity type
amplifier circuit
circuit arrangement
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JP63227631A
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Arnoldus J J Boudewijns
アーノルドウス・ヨハネス・ユリアナ・ボウデウィエインス
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、入力電圧を供給する２つの入力端子を有する
差動増幅器と、出力電流を送出する出力端子を有する差
動・ツー・シングル・エンデッド・コンバータとを具え
る増幅回路配置であうで、前記５ンバータに第１導電形
式の第１及び第２トランジスタを設け、そのソース電極
を第１給電端子に接続しかつそのゲート電極を互に結合
し、第１導電形式の第３及び第４トランジスタを第１及
び第２トランジスタに対しカスコード配置する増幅回路
配置に関する。
この形式の増幅回路配置は一般に、比較的大きい利得及
び比較的広い帯域幅を有する演算増幅器として使用でき
る。かかる回路配置は特に、ビデオ回路、スイッチト・
キャパシタ回路及びサンプルホールド回路において使用
できる。
かかる増幅回路配置は刊行物“Ａｎａｌｙｓｉｓ　ａｎ
ｄＤｅｓｉｇｎ　ｏｆ　Ａｎａｌｏｇ　Ｉｎｔｅｇｒａ
ｔｅｄ　Ｃ１ｒｃｕｔｔｓ”　Ｐ、Ｒ，Ｇｒａｙ及びＲ
，Ｇ、Ｍｅｙｅｒ著１９８４　Ｊｏｈｎ　Ｗｉｌｅｙ　
ａｎｄ　　５ｏｎｓ　Ｉｎｃ。
７５３ページ、ｆｉｇ、　１２．３８から既知である。
この既知の回路配置では差動（デファレンシャル）・ツ
ー・シングルエンプツトコンバータが改良されたウィル
ソン（Ｗｉｌｓｏｎ）電流ミラーによって構成され、こ
の電流ミラーでは第１トランジスタ及び第３トランジス
タの双方のゲート電極をドレイン電極に接続する。
この増幅回路配置はその出力電圧の振動変化（スイング
）が比較的小さいという欠点を有する。
実際上、出力端子に接続された第４トランジスタのドレ
イン電極は負給電端子に対し１つの閾電圧及び２つの飽
和電圧の和まで駆動できるに過ぎない。
従って本発明の目的は、既知の増幅回路配置に比べ大き
い出力電圧振動変化を有する増幅回路配置を提供するに
ある。かかる目的を達成するため本発明の増幅回路配置
は、第１トランジスタのゲート電極を第３トランジスタ
のドレイン電極に結合し、増幅回路配置が第３及び第４
トランジスタのゲート電極を、１つの閾電圧及び２つの
飽和電圧の和にほぼ等しい電圧においてノモイアスする
バイアス回路を具えたことを特徴とする。本発明の増幅
回路配置においては出力は負給電端子に対し飽和電圧２
つ分まで駆動できる。これにより、既知の増幅回路配置
に比べ通常はぼ１ボルトである１閾電圧分だけ出力電圧
振動変化が増大する。これにより、特に低い給電電圧に
・おける出力電圧振動変化がかなり改善される。
本発明の増幅回路配置の第１実施例は、バイアス回路が
第１導電形式の第５トランジスタを具え、そのソース電
極を第１給電端子に結合しかつそのゲート電極を第３及
び第４トランジスタの共通ゲート電極に結合し、かつ第
５トランジスタのドレイン電極に結合し、このドレイン
電極を第導電流源を介して第２給電端子に結合するよう
構成したことを特徴とする。第５トランジスタのゲート
・ソース電圧は第導電流源により、第１トランジスタの
閾電圧及び飽和電圧及び第２トランジスタの飽和電圧の
和に等しい電圧においてバイアスされるので、出力は少
な（とも飽和電圧２つ分まで駆動できる。
本発明の増幅回路配置の第２実施例は、第１導電形式の
第６トランジスタを第５トランジスタと直列に配設し、
第５トランジスタのゲート電極を第６トランジスタのゲ
ート電極及びドレイン電極に結合するよう構成したこと
を特徴とする。
本発明の増幅回路配置の第３実施例は、差動増幅器が第
１導電形式と反対の第２導電形式の第７及び第８トラン
ジスタを具え、そのゲート電極を入力端子にそれぞれ結
合し、かつそのソース電極を、第２電流源を介して第２
給電端子に結合される共通端子に結合し、°更に、第７
及び第８トランジスタに対し第２導電形式の第９及び第
１０トランジスタをカスコード接続するよう構成したこ
とを特徴とする。この実施例は更に、第９及び第１０ト
ランジスタのゲート電極を互に結合し、第２導電形式の
第１１トランジスタを、第７及び第８トランジスタのソ
ース電極の共通端子と、第９及び第１０トランジスタの
共通ゲート電極との間に配設し、第１１トランジスタの
ドレイン電極を自己のゲート電極に接続しかつ第３電流
源を介して第１給電端子に接続するよう構成したことを
特徴とする。第９及び第１０トランジスタの共通ゲート
電極は第１１トランジスタにより第７及び第８トランジ
スタのソース電極の共通端子に対しほぼ一定電圧でバイ
アスされる。
更に本発明の実施例は、第１導電形式の第１２トランジ
スタを第１１トランジスタと直列に配設し、第１２トラ
ンジスタのソース電極を第９及び第１０トランジスタの
共通ゲート電極に結合し、かつ第１２トランジスタのゲ
ート電極を第２給電端子に結合するよう構成したことを
特徴とする。第１２トランジスタに起因して第７及び第
８トランジスタのソース電極の共通端子と、第９及び第
１０トランジスタの共通ゲート電極との間の電圧差が大
きい入力電圧範囲にわたりほぼ一定に維持される。
更に本発明の好適例においては、第３電流源を第１導電
形式の第１３トランジスタで構成し、そのソース電極を
第１給電端子に結合し、かつそのゲート電極を第５トラ
ンジスタのゲート電極に結合するよう構成したことを特
徴とする。
本発明の増幅回路配置の第４実施例は、増幅回路配置を
第１導電形式の基板上に集積回路として構成し、第７及
び第８トランジスタを、第２給電端子に接続される第２
導電形式の領域に配設し、第９及び第１０トランジスタ
を、第７及び第８トランジスタのソース電極に接続され
る第２導電形式の別個の領域に配設し、第７及び第１０
トランジスタのゲート電極を第７及び第８トランジスタ
のゲート電極にそれぞれ接続するよう構成したことを特
徴とする。この実施例では、トランジスタの閾電圧がバ
ルク電圧の増大に従って増大するいわゆるバック・ゲー
ト効果が使用される。第７及び第８トランジスタが形成
される領域を、第９及び第１０トランジスタが形成され
る領域より高い電圧に結合することにより、第７及び第
８トランジスタは第９及び第１０トランジスタより高い
閾電圧を得る。この差を適切に大きくして第９及び第１
０トランジスタのゲート電極を、何等問題を生ずること
なく、第７及び第８トランジスタのゲート電極に結合で
きる。
本発明の増幅回路配置の第５実施例は、増幅回路配置を
第１導電形式の基板上に集積回路として構成し、第７及
び第８トランジスタを、第２給電端子に接続される第２
導電形式の領域に配設し、かつ第９及び第１０トランジ
スタを、第７及び第８トランジスタのソース電極の共通
端子に接続される第２導電形式の共通領域に配設し、第
９及び第１０トランジスタのゲート電極を第７及び第８
トランジスタのゲート電極に接続するよう構成したこと
を特徴とする。
また第５実施例は、増幅回路配置を第１導電形式の基板
上に集積回路として構成し、第７及び第８トランジスタ
を、第２給電端子に接続される第２導電形式の領域に配
設し、第９及び第１０トランジスタを、第７及び第８ト
ランジスタのソース電極の共通端子に接続される第２導
電形式の共通領域に配設し、第９トランジスタのゲート
電極を第１０トランジスタのゲート電極及び第７トラン
ジスタのゲート電極に接続するよう構成したことを特徴
とする。
以下図面につき本発明の詳細な説明する。
第１図は本発明の増幅回路配置の第１実施例を示す。本
例は差動対として構成した２つのＰチャンネルトランジ
スタＴ？及びＴ、を具え、その共通・ノース端子６は電
流源Ｉ、を介して正給電端子２に接続する。トランジス
タＴ、及びＴ８のゲート電極番オ入力端子を供給するた
め入力端子３及び４に接続する。トランジスタＴ７及び
τ６に対し２つのＰチャンネルトランジスタＴ９及びＴ
ＩＧをカスコード接続する。トランジスタＴ、及びＴ、
。は共通ゲート電極を有し、この電極はＰチャンネルト
ランジスタＴｌｌにより共通ソース端子６におけるいわ
ゆる共通モード電圧に対しほぼ一定電圧に維持され、ト
ランジスタＴ＋＋のドレイン電極はゲート電極に接続し
、かつ本例では、電流源Ｉ３を介して負給電端子１に接
続する。
入力端子３及び４間に供給された信号電圧しよ差動増幅
器Ｔ７〜Ｔ、。により２つの位相反対信号電流に変換さ
れ、この電流は原理的にはトランジスタＴ、及びＴ、。
のドレイン電極から導出できる。既知の如く、カスコー
ドトランジスタＴｑ及びＴｏｏにより増幅回路配置の帯
域幅が増大され、その理由器よトランジスタＴ７及びＴ
、のドレイン・ゲート・キャパシタンスのミラー効果が
除去されるからである。
その他これにより出力インピーダンス従って増幅回路配
置の利得が増大する。
トランジスタＴ９のドレイン電極は差動・ツー・シング
ルエンデツド・コンバータ１０を介してトランジスタＴ
ＩＧのドレイン電極及び増幅回路配置の出力電極５に結
合し、前記コンバータはトランジスタＴ９及びＴ、。の
ドレイン・リードにおける差動信号電流を出力端子にお
けるシングル・エンデ・ンド出力電流に変換する。コン
バータ１０は２つのＮチャンネルトランジスタＴ１及び
Ｔ２を有し、そのソース電極を給電端子１に接続し、か
つそのゲート電極を互いに接続すると共にトランジスタ
Ｔ９のドレイン電極に接続する。２つのＮチャンネルト
ランジスタＴ３及びＴ４はトランジスタＴ１及びＴ２と
カスコード接続する。これらトランジスタのゲート電極
は互に接続すると共に、バイアス回路により大地電位に
対し一定電圧においてバイアスする。バイアス回路はＮ
チャンネルトランジスタＴ、で構成し、そのソース電極
を接地し、かつそのゲート電極をドレイン電極に接続す
ると共に、トランジスタＴ３及びＴ４の共通ゲート電極
に接続する。トランジスタＴ、のドレイン電極は電流源
■２を介して正給電端子２に接続する。コンバータ１０
のトランジスタＴ＋及びＴ２はトランジスタＴ４を流れ
る電流をいわゆるミラー形態で流す電流ミラーを構成す
る。この電流におけるｄ、Ｃ，成分によりトランジスタ
Ｔ、。
を流れる電流のｄ、ｃ、成分が補正され、一方、位相反
対の信号電流により２倍の大きさの出力信号電流が生ず
る。カスコードトランジスタＴ４及びＴＩＯに起因して
増幅回路配置は高い出力インピーダンス従って大きい利
得を得る。更に、カスコードトランジスタＴ４及びＴｌ
（１により、出力端子並びにトランジスタＴ、のゲート
電極及びトランジスタＴ８のゲート電極間に存在するド
レイン・ゲート・キャパシタンスのミラー効果が除去さ
れる。その結果増幅回路配置は大きい帯域幅を得る。ト
ランジスタＴ、及びＴ、により回路配置は対称となり、
出力のｄ、ｃ、オフセットが減少する。
電流源Ｉ２の電流密度及びトランジスタＴ、の寸法を適
切に選定して、トランジスタＴｓのゲート・ソース電圧
がトランジスタＴ４の閾電圧及び飽和電圧及びトランジ
スタＴ２の飽和電圧の和に等しくなるようにする。飽和
電圧はトランジスタをその飽和範囲にバイアスするに必
要な最小ドレイン・ソース電圧である。トランジスタＴ
４のゲート・ソース電圧はその閾電圧及びその飽和電圧
の和に等しいから、トランジスタＴ４のソース電極にお
ける電圧は少なくともトランジスタＴｔの飽和電圧に等
しくなるので、出力端子５における電圧は少なくともト
ランジスタＴ２及びＴ４の飽和電圧の和に等しくできる
。従って２つの飽和電圧まで、即ち、利得を喪失するこ
となく負給電端子ｌの約４００　ｍＶまで駆動できる。
既知の回路配置に比べこれは、約１ｖの１つの閾電圧だ
け出力電圧の振動変化（スイング）が増大することを意
味し、これは特に、低い給電電圧においてかなりの改善
となる。
第２図は本発明の増幅回路配置の第２実施例を示す、ト
ランジスタＴ３及びＴ４の共通ゲート電極をバイアスす
るバイアス回路はトランジスタＴ、に直列接続したＮチ
ャンネルトランジスタテ６を具え、このトランジスタの
ドレイン電極は自己のゲート電極及びトランジスタＴ、
のゲート電極に接続する。
第１図の増幅回路配置ではトランジスタＴ、をトランジ
スタＴ２及びＴ４を一般に、小さい電流でバイアスして
放散損が小さくなるようにする。所望のバイアス電圧を
実現するためトランジスタＴＳのチャンネル長さをトラ
ンジスタＴ２及びＴ４のチャンネル長さより大きくする
必要がある。プロセス変動に起因して生ずるトランジス
タのチャンネル長さのばらつきはトランジスタＴ、のゲ
ート・ソース電圧に影響を及ぼし、従ってトランジスタ
Ｔ４及びＴ２のゲート・ソース電圧とは異なる態様でバ
イアス電圧に影響を及ぼす。トランジスタＴ５をそれぞ
れ短いチャンネル長さを有する２つのトランジスタＴ。
及びＴ６に分割することにより、プロセス変動に起因し
て起るバイアス電圧変動がトランジスタＴ２及びＴ４の
電圧の変化にほぼ等しくなるので、最小出力電圧の振動
変化がかかるプロセス変動とはほぼ無関係となる。
本例では電流源■、をＮチャンネルトランジスタｉｔｓ
で構成すると好適であり、そのソースを接地端子ｌに接
続し、かつそのゲート電極を大地に対し一定電圧である
トランジスタｉｓのゲート電極に接続する。
第３図は本発明の増幅回路配置の第３実施例を示す。本
例ではＰチャンネルトランジスタＴｌｌ及びＮチャンネ
ルトランジスタＴＩｚの直列回路を、共通ソース端子６
と、トランジスタＴ、及びＴ１゜の共通ゲート電極との
間に配置し、トランジスタＴｌｌのゲート電極を自己の
ドレイン電極に接続し、かつトランジスタＴｌ！のゲー
ト電極を正給電端子２に接続する。トランジスタＴ、及
びＴ、。の共通ゲート電極はこの回路配置により大きい
入力ｄ、ｃ、電圧範囲にわたり端子６につき一定電圧に
維持される。
実際上、入力ｄ、ｃ、電圧変動の場合に起るトランジス
タＴｌｌのゲート・ソース電圧変動はトランジスタｒ＋
ｚのドレイン・ソース電圧の反対方向に起る変動によっ
て補正されるので、これら電圧の和はほぼ維持される。
第４図は本発明の増幅回路配置の第４実施例を示す。本
例ではトランジスタＴ、及びＴ１゜の共通ゲート電極を
端子６に対しほぼ一定電圧にバイアスする別個のバイア
ス回路を使用する必要がないが、トランジスタＴ、及び
ＴＩＯのゲート電極をトランジスタＴ７及びＴ、のゲー
ト電極にそれぞれ接続する。
本例ではトランジスタが形成される容積の大きい材料及
びソース電極間の電圧が増大する際トランジスタの閾電
圧を増大させるいわゆるバック・ゲート効果を使用する
。本例では回路配置はＰ形基板上に集積化される。トラ
ンジスタＴ７及びＴ８は正給電端子２に接続するＮ形井
戸２０に形成され、かつトランジスタＴ９及びＴ１゜は
対応するトランジスタのソース電極に接続するＮ形井戸
３０及び４ｏにそれぞれ接続する。トランジスタＴ７及
びＴｌｌのソース・バルク（ｂｕ　ｌｋ）電圧が高くか
つトランジスタＴ、及びＴ、。のバルク電圧はゼロであ
るから、トランジスタＴ、及びＴ８の閾電圧はトランジ
スタＴ、及びＴＩＧの閾電圧より高くなる。これら閾電
圧の差電圧はトランジスタＴ７及びＴ、のソース及びド
レイン電極間に存在する。トランジスタＴ７及びＴＩｌ
のソース・バルク電圧は入力ｄ、ｃ、電圧に依存するが
、この電圧差はトランジスタＴ７及びＴＩｌを飽和状態
に駆動するのに比較的大きい範囲にわたり十分大きいの
で、これらトランジスタは十分大きい電流を流すことが
できる。トランジスタＴ７及びＴ８の閾電圧は比較的広
い範囲にわたり例えばほぼ１．４ボルトに等しく、トラ
ンジスタＴ９及びＴＩＯの閾電圧は１．０ボルトに等し
い。
第５図は本発明の増幅回路配置の第５実施例を示す。本
例ではトランジスタＴ９及びＴ、。は別個のＮ形井戸に
配設せず、共通ソース端子６に接続する１つの共通Ｎ形
井戸４０に配設する。トランジスタＴ、及びＴＩＧのゲ
ート電極はトランジスタＴ、及びＴ８のゲート電極に接
続する。本例ではトランジスタＴ、及びＴ、のソース・
バルク電圧並びにトランジスタＴ９及びＴＩＯのソース
・バルク電圧の双方が入力ｄ、ｃ、電圧に依存する。従
ってトランジスタＴ７及びＴ、のソース・バルク電圧は
トランジスタＴ、及びＴＩＧのソース・バルク電圧より
大きいので、トランジスタＴ、及びＴ、の閾電圧はトラ
ンジスタＴ、及びＴＩＯの閾電圧より常に大きくなる。
これら電圧の間の電圧差はトランジスタＴ７及びＴ８の
ソース及びドレイン電極間に存在し、かつ入力ｄ、ｃ、
電圧の比較的大きい範囲にわたりこれらトランジスタの
飽和電圧より大きいので、これらトランジスタは比較的
大きい電流を流すことができる。第５図の回路配置は極
めて対称性の大きい構成となっている。
本例の回路配置はバッファ増幅器として使用するのに極
めて好適である。
第６図は本発明の増幅回路配置の第６実施例を示す。本
例ではトランジスタＴ９及びＴ、。を、トランジスタＴ
、及びＴｌｌのソース電極の共通ソース端子６に結合す
る共通井戸に配設する。トランジスタＴ、及びＴＩＯの
ゲート電極は互に接続しかつ入力トランジスタＴ、のゲ
ート電極に接続する。本例は第５図のものとほぼ同じ特
性を有するが、本例のものの方が対称性が少なくなって
いる。
第６図の実施例は反転増幅器として使用するのに特に好
適であり、その場合第１コンデンサを入力端子４に接続
しかつ第２コンデンサを入力端子４及び出力端子５間に
接続する。第５図の実施例をかかる増幅器として使用す
る場合には、トランジスタＴ１゜のドレイン・ゲート・
キャパシタンスが利得に影響を及ぼす。第６図の実施例
をかかる増幅器として使用した場合には、かかる作用は
起らず、利得は第１及び第２コンデンサのみによって決
まる。
本発明は上述した実施例に限定されるものではなく、本
発明の範囲内で種々の変更が可能であることは当業者に
は明らかである。トランジスタＴ３及びＴ４の共通ゲー
ト電極をバイスするバイアス回路は、この電圧が少なく
とも１つの閾電圧及び２つの飽和電圧の和に等しければ
、図示したのとは異なる態様において形成できる。また
差動増幅器は図示したのとは異なる任意の態様で構成す
ることもできる。第５及び６図の実施例においてトラン
ジスタＴ、及びＴ、。の共通Ｎ形井戸をトランジスタＴ
９のソース電極に接続することもできる。最後に、増幅
回路配置は反対導電形式のトランジスタで構成できるこ
と勿論である。
【図面の簡単な説明】
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図、第３図は本発明の第３実施例の
回路図く第４図は本発明の第４実施例の回路図、第５図
は本発明の第５実施例の回路図、第６図は本発明の第６
実施例の回路図である。 １・・・負給電端子　　　　２・・・正給電端子３．４
・・・入力端子　　　５・・・出力端子６・・・共通ソ
ース端子 １０・・・差動・ツー・シングルエンプツト・コンバー
タ ２０．３０．４０・・・Ｎ形井戸 ＦＩＧ、１

Claims (1)

  1. 【特許請求の範囲】 １、入力電圧を供給する２つの入力端子を有する差動増
    幅器と、出力電流を送出する出力端子を有する差動・ツ
    ー・シングル・エンデッド・コンバータとを具える増幅
    回路配置であって、前記コンバータに第１導電形式の第
    １及び第２トランジスタを設け、そのソース電極を第１
    給電端子に接続しかつそのゲート電極を互に結合し、第
    １導電形式の第３及び第４トランジスタを第１及び第２
    トランジスタに対しカスコード配置する増幅回路配置に
    おいて、第１トランジスタのゲート電極を第３トランジ
    スタのドレイン電極に結合し、増幅回路配置が第３及び
    第４トランジスタのゲート電極を、１つの閾電圧及び２
    つの飽和電圧の和にほぼ等しい電圧においてバイアスす
    るバイアス回路を具えたことを特徴とする増幅回路配置
    。 ２、バイアス回路が第１導電形式の第５トランジスタを
    具え、そのソース電極を第１給電端子に結合しかつその
    ゲート電極を第３及び第４トランジスタの共通ゲート電
    極に結合し、かつ第５トランジスタのドレイン電極に結
    合し、このドレイン電極を第１電流源を介して第２給電
    端子に結合するよう構成したことを特徴とする請求項１
    に記載の増幅回路配置。 ３、第１導電形式の第６トランジスタを第５トランジス
    タと直列に配設し、第５トランジスタのゲート電極を第
    ６トランジスタのゲート電極及びドレイン電極に結合す
    るよう構成したことを特徴とする請求項２に記載の増幅
    回路配置。 ４、差動増幅器が第１導電形式と反対の第２導電形式の
    第７及び第８トランジスタを具え、そのゲート電極を入
    力端子にそれぞれ結合し、かつそのソース電極を、第２
    電流源を介して第２給電端子に結合される共通端子に結
    合し、更に、第７及び第８トランジスタに対し第２導電
    形式の第９及び第１０トランジスタをカスコード接続す
    るよう構成したことを特徴とする請求項１、２又は３に
    記載の増幅回路配置。 ５、第９及び第１０トランジスタのゲート電極を互に結
    合し、第２導電形式の第１１トランジスタを、第７及び
    第８トランジスタのソース電極の共通端子と、第９及び
    第１０トランジスタの共通ゲート電極との間に配設し、
    第１１トランジスタのドレイン電極を自己のゲート電極
    に接続しかつ第３電流源を介して第１給電端子に接続す
    るよう構成したことを特徴とする請求項４に記載の増幅
    回路配置。 ６、第１導電形式の第１２トランジスタを第１１トラン
    ジスタと直列に配設し、第１２トランジスタのソース電
    極を第９及び第１０トランジスタの共通ゲート電極に結
    合し、かつ第１２トランジスタのゲート電極を第２給電
    端子に結合するよう構成したことを特徴とする請求項５
    に記載の増幅回路配置。 ７、第３電流源を第１導電形式の第１３トランジスタで
    構成し、そのソース電極を第１給電端子に結合し、かつ
    そのゲート電極を第５トランジスタのゲート電極に結合
    するよう構成したことを特徴とする請求項５又は６に記
    載の増幅回路配置。 ８、増幅回路配置を第１導電形式の基板上に集積回路と
    して構成し、第７及び第８トランジスタを、第２給電端
    子に接続される第２導電形式の領域に配設し、第９及び
    第１０トランジスタを、第７及び第８トランジスタのソ
    ース電極に接続される第２導電形式の別個の領域に配設
    し、第７及び第１０トランジスタのゲート電極を第７及
    び第８トランジスタのゲート電極にそれぞれ接続するよ
    う構成したことを特徴とする請求項４に記載の増幅回路
    配置。 ９、増幅回路配置を第１導電形式の基板上に集積回路と
    して構成し、第７及び第８トランジスタを、第２給電端
    子に接続される第２導電形式の領域に配設し、かつ第９
    及び第１０トランジスタを、第７及び第８トランジスタ
    のソース電極の共通端子に接続される第２導電形式の共
    通領域に配設し、第９及び第１０トランジスタのゲート
    電極を第７及び第８トランジスタのゲート電極に接続す
    るよう構成したことを特徴とする請求項４に記載の増幅
    回路配置。 １０、増幅回路配置を第１導電形式の基板上に集積回路
    として構成し、第７及び第８トランジスタを、第２給電
    端子に接続される第２導電形式の領域に配設し、第９及
    び第１０トランジスタを、第７及び第８トランジスタの
    ソース電極の共通端子に接続される第２導電形式の共通
    領域に配設し、第９トランジスタのゲート電極を第１０
    トランジスタのゲート電極及び第７トランジスタのゲー
    ト電極に接続するよう構成したことを特徴とする請求項
    ４に記載の増幅回路配置。
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