JPH01107553A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に関し、特に半導体集
積回路の素子間分離絶縁層の製造方法に関するものであ
る。

〔従来の技術］ 従来、半導体集積口路の素子間の分離方法として、選択
酸化法ＣＬＯＣＯＳ法）を用いた分離技術が一般的に用
いられてきた。この方法は窒化シリコン（Ｓｉ２Ｎ３）
Ｉｌｌが酸素を通さないという性質を利用して、半導体
装置のシリコン基板表面の必要な部分のみを選択的に酸
化し、酸化シリコン（ＳｉＯ２）Ｉ！！の分離層を形成
する方法である。

しかし、この方法は酸化処理時間が長時間にわたり他の
半導体領域に悪影響を及ぼしたり、バーズビークと呼ば
れる酸化物領域が発生したりするために、集積回路の微
細化に対応できなくなりつつある。

そこで、近年絶縁物を細く深い溝に埋設する分離法が開
発された。この方法は、素子の分離領域の半導体層に異
方性エツチングにより細く深い溝を掘り、この溝を絶縁
物あるいは絶縁物と多結晶シリコンの複合膜などで埋め
込み分離領域を形成する方法である。

ここで、この溝充填分離の形成方法を第３Ａ図ないし第
３Ｆ図を用いて説明する。

まず第３Ａ図に示すように、シリコン基板１上にエツチ
ングマスク層２を堆積し、素子分離領域となる領域を開
孔し、異方性エツチングにより細く深い溝部３を形成す
る。

次に第３Ｂ図に示すように、マスク層２を除去した後、
このシリコン基板１上に第３Ｃ図に示すように、ＣＶＤ
　（Ｃｈｅｍｉ　ｃａ　Ｉ　　Ｖａｐｏｕｒ　　Ｄｅｐ
ｏｓ　ｉ　ｔ　１ｏｎ）法により酸化シリコン膜４を堆
積し、と同時に溝部３を酸化シリコンで充填する。

さらに第３Ｄ図に示すように、酸化シリコン膜４上にフ
ォトレジストＨ５を堆積し表面を平坦にする。

その後第３Ｅ図に示すように、フォトレジスト膜５と酸
化シリコンＨ４とをエッチバックし酸化シリコン膜４の
平坦面を形成する。

最後にウェットエツチングを行ない、シリコン基板１の
素子領域上の酸ｆビシリコン膜４を除去し、第３Ｆ図に
示すように溝３内部にのみ酸化シリコンが埋め込まれた
分離領域６が形成される。

［発明が解決しようとする問題点１ ところが、このような製造方法においては、第３Ｃ図に
示すように酸化シリコン膜４の堆積工程において、溝部
３の中央部分に巣７が発生しやすいという問題がある。

この巣７の発生は、溝部３に酸化シリコン膜４の堆積が
進み、溝幅が狭くなってくると溝の下方部分より上方部
分で先に酸化シリコンがつながってしまい、溝部３の入
口を閉塞するために生じる。この巣７の発生によって、
第３Ｅ図や第３Ｆ図に示すように酸化シリコン膜４のエ
ッチバックやウェットエツチング工程で、溝部３の中央
で大きな窪み部８が生じてしまう。

そしてこの上にパッシベーション膜９や配線層１０を形
成した場合には、第４図に示すように配線層１０の断線
が生じる。これを防ぐためにはウェットエツチング処理
工程を行なわずに、同等のウェハプロセスを行なえばよ
いわけであるが、これは極めて困難である。

そこで、このような問題が生じない絶縁材料として酸化
シリコンと多結晶シリコンとの複合膜を用いる方法があ
る。この方法を用いて製造された半導体装置の断面図を
第５図に示す。この分離領域は溝部３の側壁付近に薄い
酸化シリコン膜１１を形成し、その内側を多結晶シリコ
ン膜１２で埋め込んだ構造となっている。この多結晶シ
リコンはＣＶＤ法による成膜性が良好なことからよく用
いられており、成膜時に前述のような巣を生じることが
ない。

ところが、このような分離領域を持つ半導体装置は動作
時に溝部３の多結晶シリコン１２中に電荷が蓄積されや
すく、この電荷をアースに落す必要性が生じる。また、
この溝部３の側壁付近は薄い酸化シリコン膜１１をその
両側からシリコン基板１と多結晶シリコン１２とで挾み
込んだ構造となっているため、この部分が大きな寄生容
量を持つことになり不都合を生じる。

したがって、本発明は、密度の−様な酸化膜で充填され
た溝部によって素子分離を行なう半導体装置の製造方法
を提供することを目的とする。

［問題点を解決するための手段］ 本発明は、半導体基板中に形成した溝部に絶縁物を充填
し、素子間の分離領域を形成する半導体装置の製造方法
であって、半導体基板の素子分離領域に溝部を形成する
工程と、前記半導体基板上に酸化シリコン膜を堆積させ
、前記溝部に前記酸化シリコン膜を充填する工程とを、
前記溝部に充填された前記酸化シリコン膜にシリコンイ
オンと酸化イオンをイオン注入し、その後、熱処理を施
す工程と、前記半導体基板上に堆積した前記酸化シリコ
ン膜を除去する工程とを備えている。

［作用１ 本発明における半導体装置の製造方法では、素子間の分
離領域の溝部に充填された酸化シリコン膜の溝部中央付
近に密度の粗い領域が形成される。

そして次に、シリコンイオンと酸素イオンをイオン注入
し、この密度の粗い領域の密度を高め均一化する。すな
わち、酸化シリコン膜の密度が粗い領域は、注入された
イオンの阻止能が低いため、イオン注入する際、注入イ
オンが選択的に溝の中央付近に深く注入され、この領域
の密度が高くなる。一方、この領域以外の領域では、注
入されたイオンは堆積された酸化シリコン膜中に捕捉さ
れるために半導体基板の素子領域などに影響を及ぼさな
い。

また、注入したエネルギによって、溝部の酸化シリコン
膜中には多量の結合ボンドが作られるた、め、熱処理、
を行なうことにより、この酸化シリコン膜の結合ボンド
と、イオン注入されたシリコンイオンと酸化イオンとが
互いに結合し、均一な密度の酸化シリコン膜が溝部に形
成される。

［実施例］ 以下、本発明における実施例を図を用いて説明する。

第１Ａ図ないし第１Ｇ図は、本発明における半導体装置
の製造方法をその製造工程に従って示した半導体装置の
製造工程図である。　　　　、まず、第１Ａ図に示すよ
うに、シリコン基板１中の素子分離領域となる領域を異
方性エツチングして、溝部１３を形成した後、ＣＶＤ法
により半導体基板１上に酸化シリコン膜１４を堆積し、
溝部１３に酸化シリコン膜１４を充填する。この場合、
酸化シリコン膜１４の溝中央部には、ＳｉＯ２密度の小
さいいわゆる巣１５が発生している。

次に、第１Ｂ図に示すように、酸化シリコン膜１４全面
にシリコン（ＳＬ）イオンと酸素（０□）イオンとをそ
の注入量比が１対２になるようにイオン注入する。イオ
ン注入時の注入エネルギは、注入イオン１６が酸化シリ
コン膜１４中で停止するように調整される。しかし、酸
化シリコン膜１４の溝中央部の巣１５の領域は５１０２
密度が低いため、注入イオン１６の阻止能が低く、注入
イオン１６が溝部の深い位置まで注入される。この作用
を利用して巣１５の部分が十分に満たされる量のイオン
注入を行なう。その後、熱処理を施して溝部１３の果１
５領域の注入イオン１６を結合させ、第１Ｃ図に示すよ
うに均一な酸化シリコン膜１７を形成する。

さらに、第１Ｄ図に示すように、酸化シリコン膜１７上
にフォトレジスト１８を塗布し、表面を平坦化する。そ
して、フォトレジスト１８と酸化シリコン膜１７とのエ
ツチングレートが同一となるような条件でエツチングを
行ない、レジスト膜１８を完全に除去する。これにより
、酸化シリコン膜１７の一部も同時に除去され、第１Ｅ
図に示すように、表面が平坦化された酸化シリコン膜１
７が形成される。

そして、最後に第１Ｆ図に示すように、シリコン基板１
の表面より上側に堆積した酸化シリコン膜１７のみをウ
ェットエツチング除去することにより、素子分離領域の
溝部１３を均一な酸化シリコン膜１７で充填することが
できる。

したがって、このようにして製造したシリコン基板１上
には、第１Ｇ図に示すように、パッシベーション膜１９
および配線帯２０を平坦に形成することができる。

なお、上記の実施例では素子分離領域の溝部の巣の部分
をイオン注入により完全に消滅させる場合について説明
したが、素子間分離の機能上からは、第２図に示すよう
にシリコン基板１の主面と同一平面となる溝部付近のみ
を巣がなくなるように形成してもよい。

［発明の効果］ 以上のように、本発明によれば素子分離領域の溝部が均
一な酸化シリコンによって充填されるので、寄生容量の
小さい半導体装置を得ることができる。また、溝部にイ
オン注入する工程においても、マスクの使用を必要とし
ないので、マスクの寸法精度に制限されることなく素子
分離領域の微細化を図ることができる。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図１．第１Ｅ図
、第１ＦＩＫおよび第１Ｇ図は、本発明の実施例を示す
半導体装置の製造工程図である。また、第２図は、本発
明の他の実施例により製造された半導体装置の断面図で
ある。 第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図お
よび第３Ｆ図は従来の方法の一例を示す半導体装置の製
造工程図である。そして第４図は、第３Ａ図ないし第３
Ｆ図に示した方法により製造した半導体基板の上部に配
線層を形成した半導体装置の断面図である。また、第５
図は、従来の溝充填分離法の他の例を示す半導体装置の
断面図である。 図において、１はシリコン基板、１３は素子分離領域溝
部、１４．１７は酸化シリコン膜、１６は注入イオン、
１８はレジスト層を示す。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）半導体基板中に形成した溝部に絶縁物を充填し、
   素子間の分離領域を形成する半導体装置の製造方法であ
   って、 半導体基板の素子分離領域に溝部を形成する工程と、 前記半導体基板上に酸化シリコン膜を堆積させ、前記溝
   部に前記酸化シリコン膜を充填する工程と、前記溝部に
   充填された前記酸化シリコン膜にシリコンイオンと酸素
   イオンをイオン注入し、その後、熱処理を施す工程と、 前記半導体基板上に堆積した前記酸化シリコン膜を除去
   する工程と、 を備えた半導体装置の製造方法。
2. （２）前記溝部に充填された前記酸化シリコン膜にイオ
   ン注入される前記シリコンイオンと前記酸素イオンとの
   注入量比が１対２である特許請求の範囲第１項記載の半
   導体装置の製造方法。
3. （３）前記半導体基板上に前記酸化シリコン膜を堆積さ
   せる方法がＣＶＤ法である特許請求の範囲第１項または
   第２項記載の半導体装置の製造方法。
4. （４）前記半導体基板がシリコン基板である特許請求の
   範囲第１項ないし第３項のいずれかに記載の半導体装置
   の製造方法。