JPH01108659A - デュアルポートメモリの多重化方法 - Google Patents
デュアルポートメモリの多重化方法Info
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- JPH01108659A JPH01108659A JP62265761A JP26576187A JPH01108659A JP H01108659 A JPH01108659 A JP H01108659A JP 62265761 A JP62265761 A JP 62265761A JP 26576187 A JP26576187 A JP 26576187A JP H01108659 A JPH01108659 A JP H01108659A
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- slave
- dual port
- port memory
- master device
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野】
本発明はマスタデバイスが、複数のスレーブデバイス内
のそれぞれ同一アドレス空間を割当てたデュアルポート
メモリの全てに書込を行い、また常用動作モードとした
前記スレーブデバイス内のデュアルポートメモリを読込
むデュアルポートメモリの多重化システムにおいて、 特に前記書込または読込のためにマスタデバイスが発す
るライト信号またはリード信号に応して、前記スレーブ
デバイスがマスタデバイスに向けて発するレディ信号の
信号線を共通化し得るデュアルポートメモリの多重化方
法に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。また論理もしくはレベル”Ｈｉｇｈ″、”Ｌ
ｏｗ”は単に”Ｈ″、“Ｌ”と記すものとする。
のそれぞれ同一アドレス空間を割当てたデュアルポート
メモリの全てに書込を行い、また常用動作モードとした
前記スレーブデバイス内のデュアルポートメモリを読込
むデュアルポートメモリの多重化システムにおいて、 特に前記書込または読込のためにマスタデバイスが発す
るライト信号またはリード信号に応して、前記スレーブ
デバイスがマスタデバイスに向けて発するレディ信号の
信号線を共通化し得るデュアルポートメモリの多重化方
法に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。また論理もしくはレベル”Ｈｉｇｈ″、”Ｌ
ｏｗ”は単に”Ｈ″、“Ｌ”と記すものとする。
第５図はこの種のデュアルポートメモリ多重化システム
の要部構成を示すブロック回路図である。 同図において、システム・バス１上に同一アドレスを割
当てた複数のスレーブデバイス３（３１〜３ｎ）。 マスク・デバイス２．多重化制御ユニット４が接続され
ている。各スレーブデバイス３内にはＣＰＵ６．ＣＰＵ
とシステム・バス１の両方向からアクセスできるデュア
ルポートメモリ７、システムバスとのインタフェース制
御回路８が設けられている。前記多重化制御ユニット４
はスレーブデバイス３の多重化時におけるデュアルポー
トメモリ７のレディ信号Ｒ３（Ｒ３Ｉ〜Ｒ３ｎ）を制御
するユニットである。第５図の構成のシステムにおいて
スレーブデバイス３１が常用動作モードで動作し、他の
スレーブデバイス３２〜３ｎが予備動作モードで動作し
ている場合、マスタデバイス２がスレーブデバイス３１
のデュアルポートメモリ７のデータを読込む時は、常用
動作モードのスレーブデバイス３１がスレーブレディ信
号Ｒ３Ｉを“Ｈ″にし、予備動作モードのスレーブデバ
イス３２〜３ｎはスレーブレディ信号Ｒ３２〜Ｒ３ｎを
“Ｌ”にしているのでリード動作時、レディ回路１３の
出力１３ａは“Ｈ”、多重化制御ユニット４のバスイン
タフェース１７がシステムバス１から取込む、マスタデ
バイス２からのリード信号ＲＤも、マスタデバイス２の
読込み時は”Ｈ”になるのでマスタデバイス２へのレデ
ィ信号ＲＭはＨ″になり、マスタデバイス２ヘレディ信
号を帰すこととなる。 他方、マスタデバイス２がスレーブデバイス３１〜３ｎ
のデュアルポートメモリ７ヘデータを書込む時は、 多重化制御ユニット４のバスインタフェース１７がシス
テムバス１から取込むマスタデバイスからのライト信号
ＷＲは“Ｈ”であり、従ってシステムバス１に接続され
ている全てのスレーブデバイス３のスレーブプレデイ信
号Ｒ３Ｉ〜Ｒ３ｎが“Ｈ”になった時点でライト動作時
レディ回路１４の出力が“Ｈ”になり、マスタデバイス
２へのレディ信号ＲＭがＨ″になり、マスタデバイス２
ヘレディ信号を帰すことになり、マスタデバイス２は全
てのスレーブデバイス３ヘデータを書込むことになる。 このような構成により常時はｎ台のスレーブデバイス３
が並列に制御を行なっておりマスタデバイス２からスレ
ーブデバイスのデュアルポートメモリ７のデータを読込
む時は常用動作モードのスレーブデバイスのデュアルポ
ートメモリがデータを出力し、マスタデバイスからスレ
ーブデバイスのデュアルポートメモリへデータを書込む
時はすべてのスレーブデバイスへデータを書込むことが
できる。
の要部構成を示すブロック回路図である。 同図において、システム・バス１上に同一アドレスを割
当てた複数のスレーブデバイス３（３１〜３ｎ）。 マスク・デバイス２．多重化制御ユニット４が接続され
ている。各スレーブデバイス３内にはＣＰＵ６．ＣＰＵ
とシステム・バス１の両方向からアクセスできるデュア
ルポートメモリ７、システムバスとのインタフェース制
御回路８が設けられている。前記多重化制御ユニット４
はスレーブデバイス３の多重化時におけるデュアルポー
トメモリ７のレディ信号Ｒ３（Ｒ３Ｉ〜Ｒ３ｎ）を制御
するユニットである。第５図の構成のシステムにおいて
スレーブデバイス３１が常用動作モードで動作し、他の
スレーブデバイス３２〜３ｎが予備動作モードで動作し
ている場合、マスタデバイス２がスレーブデバイス３１
のデュアルポートメモリ７のデータを読込む時は、常用
動作モードのスレーブデバイス３１がスレーブレディ信
号Ｒ３Ｉを“Ｈ″にし、予備動作モードのスレーブデバ
イス３２〜３ｎはスレーブレディ信号Ｒ３２〜Ｒ３ｎを
“Ｌ”にしているのでリード動作時、レディ回路１３の
出力１３ａは“Ｈ”、多重化制御ユニット４のバスイン
タフェース１７がシステムバス１から取込む、マスタデ
バイス２からのリード信号ＲＤも、マスタデバイス２の
読込み時は”Ｈ”になるのでマスタデバイス２へのレデ
ィ信号ＲＭはＨ″になり、マスタデバイス２ヘレディ信
号を帰すこととなる。 他方、マスタデバイス２がスレーブデバイス３１〜３ｎ
のデュアルポートメモリ７ヘデータを書込む時は、 多重化制御ユニット４のバスインタフェース１７がシス
テムバス１から取込むマスタデバイスからのライト信号
ＷＲは“Ｈ”であり、従ってシステムバス１に接続され
ている全てのスレーブデバイス３のスレーブプレデイ信
号Ｒ３Ｉ〜Ｒ３ｎが“Ｈ”になった時点でライト動作時
レディ回路１４の出力が“Ｈ”になり、マスタデバイス
２へのレディ信号ＲＭがＨ″になり、マスタデバイス２
ヘレディ信号を帰すことになり、マスタデバイス２は全
てのスレーブデバイス３ヘデータを書込むことになる。 このような構成により常時はｎ台のスレーブデバイス３
が並列に制御を行なっておりマスタデバイス２からスレ
ーブデバイスのデュアルポートメモリ７のデータを読込
む時は常用動作モードのスレーブデバイスのデュアルポ
ートメモリがデータを出力し、マスタデバイスからスレ
ーブデバイスのデュアルポートメモリへデータを書込む
時はすべてのスレーブデバイスへデータを書込むことが
できる。
しかしながら以上のような制御を行なうにあたり従来技
術では次のような問題点があった。 （１）多重化されたスレーブデバイスに対して各々のス
レーブレディ信号の状態を監視制御する共通な制御部（
多重化制御ユニット）が必要である。 （２）スレーブデバイス多重化の数が増えるごとにスレ
ーブレディ信号線を設けなくてはいけない。 そこで本発明の目的はマスタデバイスとスレーブデバイ
ス間に共通のレディ信号線を設け、このレディ信号線へ
各スレーブデバイスが、レディ信号線に対する負荷状態
から無負荷状態に切換る形でレディ信号を出力するよう
にすることにより、前述の問題を改善し、より簡単で信
頼性の高いデュアルポート・メモリの多重化方法を提供
することにある。
術では次のような問題点があった。 （１）多重化されたスレーブデバイスに対して各々のス
レーブレディ信号の状態を監視制御する共通な制御部（
多重化制御ユニット）が必要である。 （２）スレーブデバイス多重化の数が増えるごとにスレ
ーブレディ信号線を設けなくてはいけない。 そこで本発明の目的はマスタデバイスとスレーブデバイ
ス間に共通のレディ信号線を設け、このレディ信号線へ
各スレーブデバイスが、レディ信号線に対する負荷状態
から無負荷状態に切換る形でレディ信号を出力するよう
にすることにより、前述の問題を改善し、より簡単で信
頼性の高いデュアルポート・メモリの多重化方法を提供
することにある。
【問題点を解決するための手段および作用】前期の目的
を達成するために本発明の方法はｒ共通のシステムバス
（１など）にマスタデバイス（２など）と、複数のスレ
ーブデバイス（３Ａなど）とを接続し、 前記スレーブデバイスにはそれぞれスレーブＣＰＵ（６
など）と、該スレーブＣＰＵによってアクセスされ、か
つ前記システムバスを介し前記マスタデバイスによって
もアクセスされるデュアルポートメモリ （７など）と
を設け、 さらに前記の全てのデュアルポートメモリの前記マスタ
デバイスにおけるアドレス空間が同一となるように設定
したうえ、前記スレーブデバイスの１つを常用動作モー
ドとして、前記マスタデバイスが当該スレーブデバイス
内の前記デュアルポートメモリに対し書込および読込を
行うように、またその他のスレーブデバイスを予備動作
モードとして、前記マスタデバイスが当該スレーブデバ
イス内の前記デュアルポートメモリに対し書込のみを行
うようにしたデュアルポートメモリの多重化システムに
おいて、 前記マスタデバイスと全てのスレーブデバイスとを結合
する共通のレディ信号（ＲＭＬなど）を設け、 前記マスタデバイスが前記デュアルポートメモリに対す
る前記の書込または読取を行う旨を前記の全でのスレー
ブデバイスに知らせるライト信号（ＷＲなど）またはリ
ード信号（ＲＤなど）に基づいて、前記の全てのスレー
ブデバイスが前記レディ信号線にそれぞれのレディ信号
（ＲＭなど）を出力し終った時点において、前記マスタ
デバイスが前記レディ信号線を介し前記レディ信号を入
力するように」するか、もしくはさらにｒ前記レディ信
号は、 前記マスタデバイスの書込の際は、前記ライト信号と、
当該の前記スレーブＣＰＵが対応する前記デュアルポー
トメモリをアクセスしていないことを示す内部レディ信
号（Ｒｉなど）とのＡＮＤ条件を（ＡＮＤゲート１１２
などを介し）判別して前記の各スレーブデバイスから出
力され、また前記マスタデバイスの読込の際は、前記常
用動作モードにあるスレーブデバイスから前記リード信
号と、前記内部レディ信号と、当該のスレーブデバイス
が常用動作モードにある旨を示す常用動作信号（ＯＰな
ど）とのＡＮＤ条件を（ＡＮＤゲート１１１などを介し
）判別して出力され、他方、前記予備動作モードにある
スレーブデバイスから前記リード信号と、当該のスレー
ブデバイスが常用動作モードにない旨を示す信号（常用
動作信号ＯＰをＮＯＴ素子１１３で否定した信号など）
とのＡＮＤ条件を（ＡＮＤゲート１１０などを介し）判
別して出力されるものであるｊようにするか、またはさ
らにｒ前記レディ信号は、当該の前記スレーブデバイス
が（オープンコレクタＯＲ回路などを介し）前記レディ
信号線に対する負荷状態から無負荷状態に切換ることに
よって、当該のスレーブデバイスから出力されるもので
ある」ようにするものとする。
を達成するために本発明の方法はｒ共通のシステムバス
（１など）にマスタデバイス（２など）と、複数のスレ
ーブデバイス（３Ａなど）とを接続し、 前記スレーブデバイスにはそれぞれスレーブＣＰＵ（６
など）と、該スレーブＣＰＵによってアクセスされ、か
つ前記システムバスを介し前記マスタデバイスによって
もアクセスされるデュアルポートメモリ （７など）と
を設け、 さらに前記の全てのデュアルポートメモリの前記マスタ
デバイスにおけるアドレス空間が同一となるように設定
したうえ、前記スレーブデバイスの１つを常用動作モー
ドとして、前記マスタデバイスが当該スレーブデバイス
内の前記デュアルポートメモリに対し書込および読込を
行うように、またその他のスレーブデバイスを予備動作
モードとして、前記マスタデバイスが当該スレーブデバ
イス内の前記デュアルポートメモリに対し書込のみを行
うようにしたデュアルポートメモリの多重化システムに
おいて、 前記マスタデバイスと全てのスレーブデバイスとを結合
する共通のレディ信号（ＲＭＬなど）を設け、 前記マスタデバイスが前記デュアルポートメモリに対す
る前記の書込または読取を行う旨を前記の全でのスレー
ブデバイスに知らせるライト信号（ＷＲなど）またはリ
ード信号（ＲＤなど）に基づいて、前記の全てのスレー
ブデバイスが前記レディ信号線にそれぞれのレディ信号
（ＲＭなど）を出力し終った時点において、前記マスタ
デバイスが前記レディ信号線を介し前記レディ信号を入
力するように」するか、もしくはさらにｒ前記レディ信
号は、 前記マスタデバイスの書込の際は、前記ライト信号と、
当該の前記スレーブＣＰＵが対応する前記デュアルポー
トメモリをアクセスしていないことを示す内部レディ信
号（Ｒｉなど）とのＡＮＤ条件を（ＡＮＤゲート１１２
などを介し）判別して前記の各スレーブデバイスから出
力され、また前記マスタデバイスの読込の際は、前記常
用動作モードにあるスレーブデバイスから前記リード信
号と、前記内部レディ信号と、当該のスレーブデバイス
が常用動作モードにある旨を示す常用動作信号（ＯＰな
ど）とのＡＮＤ条件を（ＡＮＤゲート１１１などを介し
）判別して出力され、他方、前記予備動作モードにある
スレーブデバイスから前記リード信号と、当該のスレー
ブデバイスが常用動作モードにない旨を示す信号（常用
動作信号ＯＰをＮＯＴ素子１１３で否定した信号など）
とのＡＮＤ条件を（ＡＮＤゲート１１０などを介し）判
別して出力されるものであるｊようにするか、またはさ
らにｒ前記レディ信号は、当該の前記スレーブデバイス
が（オープンコレクタＯＲ回路などを介し）前記レディ
信号線に対する負荷状態から無負荷状態に切換ることに
よって、当該のスレーブデバイスから出力されるもので
ある」ようにするものとする。
以下第１図ないし第４図に基づいて本発明の詳細な説明
する。第１図は本発明の一実施例としてのレディ信号発
生回路１００の具体回路図、第２図は同じく本発明のシ
ステム構成図で第５図に対応するものである。 第２図において第５図との相違はシステムバス１上に多
重化された新たなスレーブデバイス３Ａ（３Ａ１〜３Ａ
ｎ）が、また各スレーブデバイス３Ａ内にシステムバス
１に対する新たなバスインタフェース８Ａが設けられ、
この各バスインタフェース８Ａからのレディ信号ＲＭが
新たに設けられた共通のレディ信号線ＲＭＬを介し、並
列に括めてマスタデバイス２へ入力されるように構成さ
れている点である。そしてこの各バスインタフェース８
Ａ内には第１図のようなマスク向レディ信号発生回路が
組込まれてスレーブデバイス３Ａのデュアルポートメモ
リ７についてのレディ信号の制御が行われる。即ちスレ
ーブデバイス３Ａ内のＣＰＵ６が当該デバイス３Ａ内の
デュアルポートメモリ７をアクセスしておらず、マスタ
デバイス２がそのデュアルポートメモリ７をアクセスし
た時に当該のスレーブデバイス３Ａは内部レディ信号Ｒ
ｉを“Ｈ″にする。マスタデバイス２から各スレーブデ
バイス３Ａへ出力されるライト信号ＷＲはマスタデバイ
ス２がスレーブデバイス３Ａ内のデュアルポートメモリ
７ヘデータ書込みをする時に“Ｈ”になる。またマスタ
デバイス２から各スレーブデバイス３Ａへ出力されるリ
ード信号ＲＤはマスタデバイス２がスレーブデバイス３
Ａ内のデュアルポートメモリ７のデータを読出しする時
に“Ｈ″になる。スレーブデバイス３Ａ内の常用動作信
号ＯＰは当該のスレーブデバイス３Ａが常用動作モード
の時に“Ｈ”になる。 次に第１図、第２図の動作を第３図、第４図のタイムチ
ャートを用いて説明する。ここで第３図・はマスタデバ
イス２の書込モード、つまりマスタデバイス２が全ての
スレーブデバイス３Ａ内のデュアルポートメモリ７へ書
込を行う場合のタイムチャートであり、第４図はマスタ
デバイス２の読込モード、つまりマスタデバイス２が常
用動作モードにあるスレーブデバイス３Ａ内のデュアル
ポートメモリ７の読込を行う場合のタイムチャートであ
る。 また第３図、第４図中のそれぞれの（１）から（７）ま
でのタイムチャートは前記書込モード。 読込モードにおいて常用動作モードにあるスレーブデバ
イス３Ａについてのものであり、同じく（８）から（１
４）までのタイムチャートは予備動作モードにあるスレ
ーブデバイスについてのものである。そしてこの（１）
から（７）までの各タイムチャートはそれぞれ（８）か
ら（１４）までの各タイムチャートに対応している。さ
らに第３図。 第４図における（１５）のタイムチャートは全てのスレ
ーブデバイス３Ａからのレディ信号ＲＭを一括した、つ
まり最終的にマスタデバイス２に与えられる同信号ＲＭ
を表わしている、 さて第３図、即ちマスタデバイスが各スレーブデバイス
３Ａ１〜３Ａｎのデュアルポートメモリ７ヘデータを書
込む時のタイムチャートにおいて、各スレーブデバイス
３Ａ内のレディ信号発生回路１００（第１図）中のＡＮ
Ｄ回路１１２の入力であるライト信号ＷＲ（但しこの信
号ＷＲはマスタデバイス２から出力されシステムバス１
より取込まれる）が”Ｈ”になり、かつデュアルポート
メモリ７がマスタデバイス２からのデータの書込み要求
を許可した場合、当該のスレーブデバイス内の内部レデ
ィ信号Ｒｉが“Ｈ″になることによりＡＮＤ回路１１２
の出力１１２ａがＨ”になる。ＯＲ回路１１４の出力は
オープン・コレクタ出力なので、つまりこの出力以前に
はレディ信号ｉＲＭＬから電流を取込んでいるが、この
出力後は該電流が０になる（換言すればＯＲ回路１１４
の出力の前、後でこのＯＲ回路１１４はレディ信号線Ｒ
ＭＬに対する負荷状態から無負荷状態へ切換ねる）ので
、ｎ台のスレーブデバイス３Ａの内、１台でも内部レデ
ィ信号Ｒｉが“Ｈ″にならないスレーブデバイス３Ａが
あると、最終的にマスタデバイス２へ与えられるレディ
信号ＲＭは“Ｌ”のままであり、すべてのスレーブデバ
イス３Ａが書込み許可状態となった時点ｔ３１で、レデ
ィ信号ＲＭが“Ｈ”になり、マスタデバイス２によって
、データがすべてのスレーブデバイス３Ａのデュアルポ
ートメモリ７へ書込まれる。 また第４図、即ちマスタデバイス２が常用動作モードに
あるスレーブデバイス３Ａのデュアルポートメモリ７の
データを読込む時のタイムチャートにおいて、この常用
動作モードにあるスレーブデバイス３Ａ内のレディ信号
発生回路１００では、ＡＮＤ回路１１１の入力である常
用動作信号ＯＰとリード信号ＲＤ（但しこの信号ＲＤは
マスタデバイス２から出力されシステムバス１より取込
まれる）が”Ｈ”になり、かつデュアルポートメモリ７
がマスタデバイス２ヘデータの読出しを許可した場合、
当該スレーブデバイス３Ａ内の内部レディ信号Ｒｉが“
Ｈ”になることによりＡＮＤ回路１１１の出力１１１ａ
が“Ｈ”になる。他方、予備動作モードにあるスレーブ
デバイス３Ａのレディ信号発生回路１００ではＡＮＤ回
路１１０の入力であるリード信号ＲＤが“Ｈ”になり、
かつ常用動作信号ＯＰは“Ｌ”になっており、さらにこ
の信号ＯＰはＮＯＴ回路１１３を通って“Ｈ”になるこ
とによりＡＮＤ回路１１０の出力１１０ａが”Ｈ″にな
る。従って前記ＡＮＤ回路出力１１１ａと１１０ａとが
共に“Ｈ”になる時点ｔ４１において全てのオープンコ
レクタＯＲ回路１１４の出力としてのレディ信号ＲＭは
”Ｈ”となる。 以上の動作によってマスタデバイス２からデュアルポー
トメモリ７への書込みモードでは全てのスレーブデバイ
ス３Ａのデュアルポートメモリ７ヘデータを書込むこと
ができる。また、マスタデバイス２がデュアルポートメ
モリ７のデータを読込むモードでは常用動作モードにあ
るスレーブデバイス３Ａのデュアルポートメモリ７から
デ７りを読出すことができる。
する。第１図は本発明の一実施例としてのレディ信号発
生回路１００の具体回路図、第２図は同じく本発明のシ
ステム構成図で第５図に対応するものである。 第２図において第５図との相違はシステムバス１上に多
重化された新たなスレーブデバイス３Ａ（３Ａ１〜３Ａ
ｎ）が、また各スレーブデバイス３Ａ内にシステムバス
１に対する新たなバスインタフェース８Ａが設けられ、
この各バスインタフェース８Ａからのレディ信号ＲＭが
新たに設けられた共通のレディ信号線ＲＭＬを介し、並
列に括めてマスタデバイス２へ入力されるように構成さ
れている点である。そしてこの各バスインタフェース８
Ａ内には第１図のようなマスク向レディ信号発生回路が
組込まれてスレーブデバイス３Ａのデュアルポートメモ
リ７についてのレディ信号の制御が行われる。即ちスレ
ーブデバイス３Ａ内のＣＰＵ６が当該デバイス３Ａ内の
デュアルポートメモリ７をアクセスしておらず、マスタ
デバイス２がそのデュアルポートメモリ７をアクセスし
た時に当該のスレーブデバイス３Ａは内部レディ信号Ｒ
ｉを“Ｈ″にする。マスタデバイス２から各スレーブデ
バイス３Ａへ出力されるライト信号ＷＲはマスタデバイ
ス２がスレーブデバイス３Ａ内のデュアルポートメモリ
７ヘデータ書込みをする時に“Ｈ”になる。またマスタ
デバイス２から各スレーブデバイス３Ａへ出力されるリ
ード信号ＲＤはマスタデバイス２がスレーブデバイス３
Ａ内のデュアルポートメモリ７のデータを読出しする時
に“Ｈ″になる。スレーブデバイス３Ａ内の常用動作信
号ＯＰは当該のスレーブデバイス３Ａが常用動作モード
の時に“Ｈ”になる。 次に第１図、第２図の動作を第３図、第４図のタイムチ
ャートを用いて説明する。ここで第３図・はマスタデバ
イス２の書込モード、つまりマスタデバイス２が全ての
スレーブデバイス３Ａ内のデュアルポートメモリ７へ書
込を行う場合のタイムチャートであり、第４図はマスタ
デバイス２の読込モード、つまりマスタデバイス２が常
用動作モードにあるスレーブデバイス３Ａ内のデュアル
ポートメモリ７の読込を行う場合のタイムチャートであ
る。 また第３図、第４図中のそれぞれの（１）から（７）ま
でのタイムチャートは前記書込モード。 読込モードにおいて常用動作モードにあるスレーブデバ
イス３Ａについてのものであり、同じく（８）から（１
４）までのタイムチャートは予備動作モードにあるスレ
ーブデバイスについてのものである。そしてこの（１）
から（７）までの各タイムチャートはそれぞれ（８）か
ら（１４）までの各タイムチャートに対応している。さ
らに第３図。 第４図における（１５）のタイムチャートは全てのスレ
ーブデバイス３Ａからのレディ信号ＲＭを一括した、つ
まり最終的にマスタデバイス２に与えられる同信号ＲＭ
を表わしている、 さて第３図、即ちマスタデバイスが各スレーブデバイス
３Ａ１〜３Ａｎのデュアルポートメモリ７ヘデータを書
込む時のタイムチャートにおいて、各スレーブデバイス
３Ａ内のレディ信号発生回路１００（第１図）中のＡＮ
Ｄ回路１１２の入力であるライト信号ＷＲ（但しこの信
号ＷＲはマスタデバイス２から出力されシステムバス１
より取込まれる）が”Ｈ”になり、かつデュアルポート
メモリ７がマスタデバイス２からのデータの書込み要求
を許可した場合、当該のスレーブデバイス内の内部レデ
ィ信号Ｒｉが“Ｈ″になることによりＡＮＤ回路１１２
の出力１１２ａがＨ”になる。ＯＲ回路１１４の出力は
オープン・コレクタ出力なので、つまりこの出力以前に
はレディ信号ｉＲＭＬから電流を取込んでいるが、この
出力後は該電流が０になる（換言すればＯＲ回路１１４
の出力の前、後でこのＯＲ回路１１４はレディ信号線Ｒ
ＭＬに対する負荷状態から無負荷状態へ切換ねる）ので
、ｎ台のスレーブデバイス３Ａの内、１台でも内部レデ
ィ信号Ｒｉが“Ｈ″にならないスレーブデバイス３Ａが
あると、最終的にマスタデバイス２へ与えられるレディ
信号ＲＭは“Ｌ”のままであり、すべてのスレーブデバ
イス３Ａが書込み許可状態となった時点ｔ３１で、レデ
ィ信号ＲＭが“Ｈ”になり、マスタデバイス２によって
、データがすべてのスレーブデバイス３Ａのデュアルポ
ートメモリ７へ書込まれる。 また第４図、即ちマスタデバイス２が常用動作モードに
あるスレーブデバイス３Ａのデュアルポートメモリ７の
データを読込む時のタイムチャートにおいて、この常用
動作モードにあるスレーブデバイス３Ａ内のレディ信号
発生回路１００では、ＡＮＤ回路１１１の入力である常
用動作信号ＯＰとリード信号ＲＤ（但しこの信号ＲＤは
マスタデバイス２から出力されシステムバス１より取込
まれる）が”Ｈ”になり、かつデュアルポートメモリ７
がマスタデバイス２ヘデータの読出しを許可した場合、
当該スレーブデバイス３Ａ内の内部レディ信号Ｒｉが“
Ｈ”になることによりＡＮＤ回路１１１の出力１１１ａ
が“Ｈ”になる。他方、予備動作モードにあるスレーブ
デバイス３Ａのレディ信号発生回路１００ではＡＮＤ回
路１１０の入力であるリード信号ＲＤが“Ｈ”になり、
かつ常用動作信号ＯＰは“Ｌ”になっており、さらにこ
の信号ＯＰはＮＯＴ回路１１３を通って“Ｈ”になるこ
とによりＡＮＤ回路１１０の出力１１０ａが”Ｈ″にな
る。従って前記ＡＮＤ回路出力１１１ａと１１０ａとが
共に“Ｈ”になる時点ｔ４１において全てのオープンコ
レクタＯＲ回路１１４の出力としてのレディ信号ＲＭは
”Ｈ”となる。 以上の動作によってマスタデバイス２からデュアルポー
トメモリ７への書込みモードでは全てのスレーブデバイ
ス３Ａのデュアルポートメモリ７ヘデータを書込むこと
ができる。また、マスタデバイス２がデュアルポートメ
モリ７のデータを読込むモードでは常用動作モードにあ
るスレーブデバイス３Ａのデュアルポートメモリ７から
デ７りを読出すことができる。
本発明によれば共通のシステムバス１にマスタデバイス
と、複数のスレーブデバイス３Ａとを接続し、 前記スレーブデバイスにはそれぞれスレーブ０ＰＵ６と
、該スレーブＣＰＵによってアクセスされ、かつ前記シ
ステムを介し前記マスタデバイスによってもアクセスさ
れるデュアルポートメモリ７とを設け、 さらに前記の全てのデュアルポートメモリの前記マスタ
デバイスにおけるアドレス空間が同一となるように設定
したうえ、前記スレーブデバイスの１つを常用動作モー
ドとして、前記マスタデバイスが当該スレーブデバイス
内の前記デュアルポートメモリに対し書込および読込を
行うように、またその他のスレーブデバイスを予備動作
モードとして、前記マスタデバイスが当該スレーブデバ
イス内の前記デュアルポートメモリに対し書込のみを行
うようにしたデュアルポートメモリの多重化システムに
おいて、 前記マスタデバイスと全てのスレーブデバイスとを結合
する共通のレディ信号線ＲＭＬを設け、前記マスタデバ
イスが前記デュアルポートメモリに対する前記の書込ま
たは読込を行う旨を前記の全てのスレーブデバイスに知
らせるライト信号ＷＲまたはリード信号ＲＤに応じて、
前記の全てのスレーブデバイスが前記レディ信号線に、
このレディ信号線に対する負荷状態から無負荷状態に切
換わる形でそれぞれのレディ信号を出力し終った時点に
おいて、前記マスタデバイスが前記レディ信号を介し前
記レディ信号を入力するようにしたので、 デュアル・ボート・メモリのレディ信号を監視。 制御する従来の共通部（多重化制御ユニット）が不要と
なり、デュアルポートメモリの多重化構成が容易に行な
える。また、スレーブデバイスを１枚実装するとシング
ル構成になり、スレーブデバイス２枚以上を同一アドレ
ス空間に実装することにより前記の多重化構成にするこ
とができる。
と、複数のスレーブデバイス３Ａとを接続し、 前記スレーブデバイスにはそれぞれスレーブ０ＰＵ６と
、該スレーブＣＰＵによってアクセスされ、かつ前記シ
ステムを介し前記マスタデバイスによってもアクセスさ
れるデュアルポートメモリ７とを設け、 さらに前記の全てのデュアルポートメモリの前記マスタ
デバイスにおけるアドレス空間が同一となるように設定
したうえ、前記スレーブデバイスの１つを常用動作モー
ドとして、前記マスタデバイスが当該スレーブデバイス
内の前記デュアルポートメモリに対し書込および読込を
行うように、またその他のスレーブデバイスを予備動作
モードとして、前記マスタデバイスが当該スレーブデバ
イス内の前記デュアルポートメモリに対し書込のみを行
うようにしたデュアルポートメモリの多重化システムに
おいて、 前記マスタデバイスと全てのスレーブデバイスとを結合
する共通のレディ信号線ＲＭＬを設け、前記マスタデバ
イスが前記デュアルポートメモリに対する前記の書込ま
たは読込を行う旨を前記の全てのスレーブデバイスに知
らせるライト信号ＷＲまたはリード信号ＲＤに応じて、
前記の全てのスレーブデバイスが前記レディ信号線に、
このレディ信号線に対する負荷状態から無負荷状態に切
換わる形でそれぞれのレディ信号を出力し終った時点に
おいて、前記マスタデバイスが前記レディ信号を介し前
記レディ信号を入力するようにしたので、 デュアル・ボート・メモリのレディ信号を監視。 制御する従来の共通部（多重化制御ユニット）が不要と
なり、デュアルポートメモリの多重化構成が容易に行な
える。また、スレーブデバイスを１枚実装するとシング
ル構成になり、スレーブデバイス２枚以上を同一アドレ
ス空間に実装することにより前記の多重化構成にするこ
とができる。
第１図は本発明の一実施例としてのレディ信号発生回路
の具体回路図、第２図は同じくデュアルポートメモリ多
重化システムの構成図、第３図。 第４図は第１図、第２図の動作説明用のタイムチャート
、第５図は第２図に対応する従来のシステム構成図であ
る。 １ニジステムバス、２：マスタデバイス、３Ａ（３Ａ１
〜３Ａｎ）ニスレープデバイス、６：ＣＰＵ、７：デュ
アルボートメモリ、８Ａ：バスインタフェース、ＲＭＬ
ニレデイ信号線、１００ニレデイ信号発生回路、１１
０〜１１２：ＡＮＤゲート、１１３：ＮＯＴ素子、１１
４：オープンコレクタＯＲ回路 、ＲＭニレデイ信号、
Ｒ１：内部レディ信号、ＷＲニライト信号、ＲＤ：ｌＪ
−ド信号、ＯＰ：常用動作信号。 工： レテλイ盲号う亡生回路 オ １ 図
の具体回路図、第２図は同じくデュアルポートメモリ多
重化システムの構成図、第３図。 第４図は第１図、第２図の動作説明用のタイムチャート
、第５図は第２図に対応する従来のシステム構成図であ
る。 １ニジステムバス、２：マスタデバイス、３Ａ（３Ａ１
〜３Ａｎ）ニスレープデバイス、６：ＣＰＵ、７：デュ
アルボートメモリ、８Ａ：バスインタフェース、ＲＭＬ
ニレデイ信号線、１００ニレデイ信号発生回路、１１
０〜１１２：ＡＮＤゲート、１１３：ＮＯＴ素子、１１
４：オープンコレクタＯＲ回路 、ＲＭニレデイ信号、
Ｒ１：内部レディ信号、ＷＲニライト信号、ＲＤ：ｌＪ
−ド信号、ＯＰ：常用動作信号。 工： レテλイ盲号う亡生回路 オ １ 図
Claims (1)
- 【特許請求の範囲】 １）共通のシステムバスにマスタデバイスと、複数のス
レーブデバイスとを接続し、 前記スレーブデバイスにはそれぞれスレーブＣＰＵと、
該スレーブＣＰＵによってアクセスされ、かつ前記シス
テムバスを介し前記マスタデバイスによってもアクセス
されるデュアルポートメモリとを設け、 さらに前記の全てのデュアルポートメモリの前記マスタ
デバイスにおけるアドレス空間が同一となるように設定
したうえ、前記スレーブデバイスの１つを常用動作モー
ドとして、前記マスタデバイスが当該スレーブデバイス
内の前記デュアルポートメモリに対し書込および読込を
行うように、またその他のスレーブデバイスを予備動作
モードとして、前記マスタデバイスが当該スレーブデバ
イス内の前記デュアルポートメモリに対し書込のみを行
うようにしたデュアルポートメモリの多重化システムに
おいて、 前記マスタデバイスと全てのスレーブデバイスとを結合
する共通のレディ信号線を設け、 前記マスタデバイスが前記デュアルポートメモリに対す
る前記の書込または読込を行う旨を前記の全てのスレー
ブデバイスに知らせるライト信号またはリード信号に応
じて、前記の全てのスレーブデバイスが前記レディ信号
線にそれぞれのレディ信号を出力し終った時点において
、前記マスタデバイスが前記レディ信号線を介し前記レ
ディ信号を入力するようにしたことを特徴とするデュア
ルポートメモリの多重化方法。 ２）特許請求の範囲第１項に記載の方法において、前記
レディ信号は、 前記マスタデバイスの書込の際は、前記ライト信号と、
当該の前記スレーブＣＰＵが対応する前記デュアルポー
トメモリをアクセスしていないことを示す内部レディ信
号とのＡＮＤ条件を判別して前記の各スレーブデバイス
から出力され、また前記マスタデバイスの読込の際は、
前記常用動作モードにあるスレーブデバイスから前記リ
ード信号と、前記内部レディ信号と、当該のスレーブデ
バイスが常用動作モードにある旨を示す常用動作信号と
のＡＮＤ条件を判別して出力され、他方、前記予備動作
モードにあるスレーブデバイスから前記リード信号と、
当該のスレーブデバイスが常用動作モードにない旨を示
す信号とのＡＮＤ条件を判別して出力されるものである
ことを特徴とするデュアルポートメモリの多重化方法。 ３）特許請求の範囲第１項または第２項に記載の方法に
おいて、前記レディ信号は、当該の前記スレーブデバイ
スが前記レディ信号線に対する負荷状態から無負荷状態
に切換わることによって、当該のスレーブデバイスから
出力されるものであることを特徴とするデュアルポート
メモリの多重化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265761A JPH01108659A (ja) | 1987-10-21 | 1987-10-21 | デュアルポートメモリの多重化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265761A JPH01108659A (ja) | 1987-10-21 | 1987-10-21 | デュアルポートメモリの多重化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01108659A true JPH01108659A (ja) | 1989-04-25 |
Family
ID=17421651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62265761A Pending JPH01108659A (ja) | 1987-10-21 | 1987-10-21 | デュアルポートメモリの多重化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01108659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313930B1 (en) | 1996-09-11 | 2001-11-06 | Nisca Corporation | Optical image reading device |
-
1987
- 1987-10-21 JP JP62265761A patent/JPH01108659A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313930B1 (en) | 1996-09-11 | 2001-11-06 | Nisca Corporation | Optical image reading device |
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