JPH0516615B2 - - Google Patents
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- JPH0516615B2 JPH0516615B2 JP6276584A JP6276584A JPH0516615B2 JP H0516615 B2 JPH0516615 B2 JP H0516615B2 JP 6276584 A JP6276584 A JP 6276584A JP 6276584 A JP6276584 A JP 6276584A JP H0516615 B2 JPH0516615 B2 JP H0516615B2
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/02—Digital computers in general; Data processing equipment in general manually operated with input through keyboard and computation using a built-in program, e.g. pocket calculators
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は複数のメモリパツク着脱機構を備えた
メモリパツク付電子式プログラム計算機に関す
る。
メモリパツク付電子式プログラム計算機に関す
る。
［従来技術とその問題点］
従来、複数のメモリパツク、例えばRAMカー
ド（RAMパツク）が任意に着脱可能な着脱機構
を備え、この各着脱機構に装着された複数の
RAMカードにまたがつて、プログラムデータ、
変数データ等を連続的に書込むことのできるメモ
リパツク付電子式プログラム計算機がある。
ド（RAMパツク）が任意に着脱可能な着脱機構
を備え、この各着脱機構に装着された複数の
RAMカードにまたがつて、プログラムデータ、
変数データ等を連続的に書込むことのできるメモ
リパツク付電子式プログラム計算機がある。
従来のこの種計算機は、プログラムデータの設
定時に於いて、装着された複数のRAMカード全
体のメモリエリアを一つのアドレス空間として捉
え、連続する物理アドレスの割付けがなされるこ
とから、上記各RAMカードに、プログラム、及
び変数データ等を設定したならば即ち書込んだな
らば、それ以後は上記設定時に於ける組合わせで
しかRAMカードを使用できない。例えば、互に
4KBで構成された２枚のRAMカードA1、A2を
組にして用い、一方のRAMカードA1にプログラ
ムを書込み、他方のRAMカードA2にデータを書
込んで、その後、上記RAMカードA1に代え、
2KB構成のRAMカードB1を上記RAMカードA2
と組にして用いたとすると、RAMカードA2の変
数データエリアの記憶領域が、RAMカードA1設
定時の絶対アドレスとして記憶されているため、
RAMカードB1とのアドレス対応が損われ、従つ
てRAMカードB1をRAMカードA2と組にして用
いた際は、全く異なつた変数データが続出され、
正常な処理動作を期待することは不可能である。
定時に於いて、装着された複数のRAMカード全
体のメモリエリアを一つのアドレス空間として捉
え、連続する物理アドレスの割付けがなされるこ
とから、上記各RAMカードに、プログラム、及
び変数データ等を設定したならば即ち書込んだな
らば、それ以後は上記設定時に於ける組合わせで
しかRAMカードを使用できない。例えば、互に
4KBで構成された２枚のRAMカードA1、A2を
組にして用い、一方のRAMカードA1にプログラ
ムを書込み、他方のRAMカードA2にデータを書
込んで、その後、上記RAMカードA1に代え、
2KB構成のRAMカードB1を上記RAMカードA2
と組にして用いたとすると、RAMカードA2の変
数データエリアの記憶領域が、RAMカードA1設
定時の絶対アドレスとして記憶されているため、
RAMカードB1とのアドレス対応が損われ、従つ
てRAMカードB1をRAMカードA2と組にして用
いた際は、全く異なつた変数データが続出され、
正常な処理動作を期待することは不可能である。
このように、従来では、例えば互に組をなす各
4KB構成の２枚のRAMカードのうち、その一方
をそれより小容量のRAMカード（例えば2KB、
1KB等）に代えたい場合等に於いて、その要求
に応えることができなかつた。
4KB構成の２枚のRAMカードのうち、その一方
をそれより小容量のRAMカード（例えば2KB、
1KB等）に代えたい場合等に於いて、その要求
に応えることができなかつた。
［発明の目的］
本発明は上記の点に鑑みてなされたもので、オ
ペレータの操作負担を何等必要とせずに、メモリ
容量の異なるメモリパツクを任意に組替え可能と
して、使用可能なメモリパツクの組合わせ範囲を
大幅に拡充できるとともに、使用する記憶エリア
に応じて任意記憶容量のメモリパツクを選べるこ
とからメモリ容量の無駄を省いて経済性に富むメ
モリパツクの使用形態を採ることのできるメモリ
パツク付電子式プログラム計算機を提供すること
を目的とする。
ペレータの操作負担を何等必要とせずに、メモリ
容量の異なるメモリパツクを任意に組替え可能と
して、使用可能なメモリパツクの組合わせ範囲を
大幅に拡充できるとともに、使用する記憶エリア
に応じて任意記憶容量のメモリパツクを選べるこ
とからメモリ容量の無駄を省いて経済性に富むメ
モリパツクの使用形態を採ることのできるメモリ
パツク付電子式プログラム計算機を提供すること
を目的とする。
［発明の要点］
本発明は、複数のメモリパツク着脱機構を備え
た電子式プログラム計算機に於いて、パワーオン
時に、前記着脱機構に装着されたメモリパツクの
アドレス空間を認識し、その認識されたアドレス
空間を前回のメモリパツク装着使用時に於けるア
ドレス空間と比較して、そのアドレス空間の差分
をもとに絶対アドレスの変更処理を実行する構成
としたもので、これにより、メモリ容量の異なる
メモリパツクの任意な組替えが可能となり、使用
可能なメモリパツクの組合わせ範囲が大幅に拡充
できるとともに、使用する記憶エリアに応じて任
意記憶容量のメモリパツクを選ぶことができ、メ
モリ容量の無駄を省いて経済性に富むメモリパツ
クの使用が可能となる。
た電子式プログラム計算機に於いて、パワーオン
時に、前記着脱機構に装着されたメモリパツクの
アドレス空間を認識し、その認識されたアドレス
空間を前回のメモリパツク装着使用時に於けるア
ドレス空間と比較して、そのアドレス空間の差分
をもとに絶対アドレスの変更処理を実行する構成
としたもので、これにより、メモリ容量の異なる
メモリパツクの任意な組替えが可能となり、使用
可能なメモリパツクの組合わせ範囲が大幅に拡充
できるとともに、使用する記憶エリアに応じて任
意記憶容量のメモリパツクを選ぶことができ、メ
モリ容量の無駄を省いて経済性に富むメモリパツ
クの使用が可能となる。
［実施例］
以下図面を参照して本発明の一実施例を説明す
る。ここでは２枚のRAMカードが同時に装着可
能なメモリパツク構造のプログラム計算機を例に
とる。第１図は本発明の一実施例を示すブロツク
図である。図中、１０は計算機全体の制御を司る
CPUであり、マイクロプログラム制御の下に、
後述するRAMパツク着脱機構に装着された
RAMカードの設定プログラムに従う処理を実行
するもので、ここでは、パワーオン時（初期化制
御時）に於いて後述するRAMカードのチエツク
及びこれに伴う書き換えを行なう特定のフアーム
ウエア機構をもつ。
る。ここでは２枚のRAMカードが同時に装着可
能なメモリパツク構造のプログラム計算機を例に
とる。第１図は本発明の一実施例を示すブロツク
図である。図中、１０は計算機全体の制御を司る
CPUであり、マイクロプログラム制御の下に、
後述するRAMパツク着脱機構に装着された
RAMカードの設定プログラムに従う処理を実行
するもので、ここでは、パワーオン時（初期化制
御時）に於いて後述するRAMカードのチエツク
及びこれに伴う書き換えを行なう特定のフアーム
ウエア機構をもつ。
１１は後述のRAMカードに対するアドレス転
送に供されるアドレスバスであり、１２は同リー
ド／ライトデータの転送に供されるデータバスで
ある。
送に供されるアドレスバスであり、１２は同リー
ド／ライトデータの転送に供されるデータバスで
ある。
１３はデータの選択出力機能をもつラツチ回路
(A)であり、CPU１０からの制御信号（ck1）によ
り、データライン２１，２２上のデータ（DA／
DB）をラツチし、同じくCPU１０からの制御信
号(a)によりデータ（DA）又はデータ（DB）を
選択的に出力する。ここでは制御信号(a)が“１”
のとき、データライン２１を介して入力されたデ
ータ（DA）を選択的に出力し、“０”のとき、
データライン２２を介して入力されたデータ
（DB）を選択的に出力する。
(A)であり、CPU１０からの制御信号（ck1）によ
り、データライン２１，２２上のデータ（DA／
DB）をラツチし、同じくCPU１０からの制御信
号(a)によりデータ（DA）又はデータ（DB）を
選択的に出力する。ここでは制御信号(a)が“１”
のとき、データライン２１を介して入力されたデ
ータ（DA）を選択的に出力し、“０”のとき、
データライン２２を介して入力されたデータ
（DB）を選択的に出力する。
１４はCPU１０からの制御信号（ck2）によ
り、データライン２２上のデータをラツチするラ
ツチ回路(B)である。
り、データライン２２上のデータをラツチするラ
ツチ回路(B)である。
１５は上記ラツチ回路(A)１３、(B)１４からのデ
ータを被演算データとして受け、CPU１０から
の制御信号(s)に従い演算を実行する演算回路であ
る。ここでは制御信号(s)が“１”のとき減算モー
ドとなり、“０”のとき加算モードとなる。
ータを被演算データとして受け、CPU１０から
の制御信号(s)に従い演算を実行する演算回路であ
る。ここでは制御信号(s)が“１”のとき減算モー
ドとなり、“０”のとき加算モードとなる。
１６は上記演算回路１５の出力データを貯える
データバツフアであり、CPU１０より“１”レ
ベルの制御信号(b)を受けることによりデータを出
力する。１７はデータバス１２、又はデータライ
ン２２上のデータを貯える双方向データバツフア
であり、CPU１０からの制御信号(c)によりデー
タの出力方向が切替え制御される。ここでは制御
信号(c)が“１”のときデータバス１２上にデータ
を出力し、“０”のときデータライン２２上にデ
ータを出力する。
データバツフアであり、CPU１０より“１”レ
ベルの制御信号(b)を受けることによりデータを出
力する。１７はデータバス１２、又はデータライ
ン２２上のデータを貯える双方向データバツフア
であり、CPU１０からの制御信号(c)によりデー
タの出力方向が切替え制御される。ここでは制御
信号(c)が“１”のときデータバス１２上にデータ
を出力し、“０”のときデータライン２２上にデ
ータを出力する。
１８はメモリパツクの着脱機構部をなすRAM
カード着脱用のコネクタ部であり、ここでは２枚
のRAMカードを接続対象とした２組のカード接
続用コネクタCA、CBを設けてなり、各コネクタ
CA、CBとも、データ用、アドレス用の各接続タ
ーミナルTD、TAと、チツプイネーブル信号
（CE）、及びリード／ライト信号（Ｒ／Ｗ）供給
用の接続ターミナルTCとを有してなる。
カード着脱用のコネクタ部であり、ここでは２枚
のRAMカードを接続対象とした２組のカード接
続用コネクタCA、CBを設けてなり、各コネクタ
CA、CBとも、データ用、アドレス用の各接続タ
ーミナルTD、TAと、チツプイネーブル信号
（CE）、及びリード／ライト信号（Ｒ／Ｗ）供給
用の接続ターミナルTCとを有してなる。
１９、及び２０は上記コネクタ部１８の各コネ
クタCA、CBにそれぞれ接続されたRAMカード
であり、ここでは、メモリ容量をそれぞれ異にす
る、例えば4KB(A)、2KB(B)、1KB(C)の各RAMカ
ードが共通に使用できる構造としている。
クタCA、CBにそれぞれ接続されたRAMカード
であり、ここでは、メモリ容量をそれぞれ異にす
る、例えば4KB(A)、2KB(B)、1KB(C)の各RAMカ
ードが共通に使用できる構造としている。
第２図、及び第３図はそれぞれ上記実施例の動
作を説明するためのもので、第２図ａはコネクタ
部１８のコネクタCA、CBにそれぞれ4KBの
RAMカード１９Ａ、２０Ａが装着された際のメ
モリマツプ、同図ｂはコネクタCAに2KBの
RAMカード１９Ｂが装着され、コネクタCBに
4KBのRAMカード２０Ａが装着された際のメモ
リマツプをそれぞれ示しており、ここではコネク
タ部１８の各コネクタCA、CBに装着される２枚
のRAMカード１９，２０のうち、その一方のカ
ード（例えば１９）をプログラムカードとして用
い、他方のカード（例えば２０）を変数データカ
ードとして用いている。第３図はパワーオン時に
CPU１０の制御の下に実行されるメモリチエツ
ク処理の動作フローを示す図である。
作を説明するためのもので、第２図ａはコネクタ
部１８のコネクタCA、CBにそれぞれ4KBの
RAMカード１９Ａ、２０Ａが装着された際のメ
モリマツプ、同図ｂはコネクタCAに2KBの
RAMカード１９Ｂが装着され、コネクタCBに
4KBのRAMカード２０Ａが装着された際のメモ
リマツプをそれぞれ示しており、ここではコネク
タ部１８の各コネクタCA、CBに装着される２枚
のRAMカード１９，２０のうち、その一方のカ
ード（例えば１９）をプログラムカードとして用
い、他方のカード（例えば２０）を変数データカ
ードとして用いている。第３図はパワーオン時に
CPU１０の制御の下に実行されるメモリチエツ
ク処理の動作フローを示す図である。
ここで第１図乃至第３図を参照しながら一実施
例の動作を説明する。ここでは各々4KB構成で
なる２枚のRAMカード１９Ａ、２０Ａを用いて
設定されたプログラムカード及びデータカードの
うち、プログラムカード即ちRAMカード１９Ａ
を2KBのRAMカード１９Ｂに変更する場合を例
にとる。第２図ａ，ｂはその具体例を示したもの
で、第２図ａは互に4KB構成でなる２枚のRAM
カードに１９Ａ、２０Ａにより構成されたプログ
ラムカード及びデータカードの各アドレス割付
け、及び記憶状態を示したもので、Abs−Addは
各カードに連続して付された絶対アドレス、
RAMカード１９Ａ（プログラムカード）の斜線
部はプログラム書込み済みエリア、RAMカード
２０Ａ（データカード）の斜線部はデータ書込み
済みエリアである。又、データ管理エリア内の
END・Adrは全メモリエリアの最終番地（ここ
では7999番地）であり、ABは変数名、“5500”
はその対応絶対アドレス（即ち変数名AB＝
“1234”）を示している。このような１組のプログ
ラムカード、及びデータカードのうち、プログラ
ムカードとなるRAMカード１９Ａを第２図ｂに
示すような2KBのRAMカード１９Ｂに替えて使
用する場合の書替え動作例を以下に説明する。
例の動作を説明する。ここでは各々4KB構成で
なる２枚のRAMカード１９Ａ、２０Ａを用いて
設定されたプログラムカード及びデータカードの
うち、プログラムカード即ちRAMカード１９Ａ
を2KBのRAMカード１９Ｂに変更する場合を例
にとる。第２図ａ，ｂはその具体例を示したもの
で、第２図ａは互に4KB構成でなる２枚のRAM
カードに１９Ａ、２０Ａにより構成されたプログ
ラムカード及びデータカードの各アドレス割付
け、及び記憶状態を示したもので、Abs−Addは
各カードに連続して付された絶対アドレス、
RAMカード１９Ａ（プログラムカード）の斜線
部はプログラム書込み済みエリア、RAMカード
２０Ａ（データカード）の斜線部はデータ書込み
済みエリアである。又、データ管理エリア内の
END・Adrは全メモリエリアの最終番地（ここ
では7999番地）であり、ABは変数名、“5500”
はその対応絶対アドレス（即ち変数名AB＝
“1234”）を示している。このような１組のプログ
ラムカード、及びデータカードのうち、プログラ
ムカードとなるRAMカード１９Ａを第２図ｂに
示すような2KBのRAMカード１９Ｂに替えて使
用する場合の書替え動作例を以下に説明する。
先ずパワーオン時に於いて、CPU１０の固定
マイクロプログラム制御の下に、コネクタ部１８
に装着されたRAMカードの容量チエツクが行わ
れる。即ち、ここでは使用可能なRAMカードを
4KB、2KB、1KBの３種としていることから、
1KBずつアドレス加算を行ないながらその都度
データをリード／ライトしてメモリ容量をチエツ
クしてゆく。この容量チエツクは種々考えられる
が、ここでは、０番地→999番地→1000番地→
1999番地→2000番地→2999番地…の順に、1K毎
の容量チエツクを行なうものとする。そしてこの
チエツクにより判定されたメモリ容量を示す最終
アドレスデータをラツチ回路(A)１３にラツチする
（第３図ステツプS1）。ここではコネクタCAに、
RAMカード１９Ａに代えて2KB構成のRAMカ
ードがプログラムカードとして装着され、コネク
タCBにはRAMカード１９Ａと組になつていた
RAMカード２０Ａがデータカードとして装着さ
れていることから、全体のメモリ容量が6KBと
なり、従つて、その最終アドレスを示すデータ
「5999」がラツチ回路(A)１３にラツチされること
になる。
マイクロプログラム制御の下に、コネクタ部１８
に装着されたRAMカードの容量チエツクが行わ
れる。即ち、ここでは使用可能なRAMカードを
4KB、2KB、1KBの３種としていることから、
1KBずつアドレス加算を行ないながらその都度
データをリード／ライトしてメモリ容量をチエツ
クしてゆく。この容量チエツクは種々考えられる
が、ここでは、０番地→999番地→1000番地→
1999番地→2000番地→2999番地…の順に、1K毎
の容量チエツクを行なうものとする。そしてこの
チエツクにより判定されたメモリ容量を示す最終
アドレスデータをラツチ回路(A)１３にラツチする
（第３図ステツプS1）。ここではコネクタCAに、
RAMカード１９Ａに代えて2KB構成のRAMカ
ードがプログラムカードとして装着され、コネク
タCBにはRAMカード１９Ａと組になつていた
RAMカード２０Ａがデータカードとして装着さ
れていることから、全体のメモリ容量が6KBと
なり、従つて、その最終アドレスを示すデータ
「5999」がラツチ回路(A)１３にラツチされること
になる。
次に、RAMカード２０の特定番地に格納され
ている前回での組合わせによるメモリ最終アドレ
ス（END−Adr）を示すデータを続出し、これ
をラツチ回路(B)１４にラツチする（第３図ステツ
プS2）。ここでは前回のメモリ容量が8KBであ
り、従つてその最終アドレスを示すデータ
「7999」がラツチ回路(B)１４にラツチされること
になる。
ている前回での組合わせによるメモリ最終アドレ
ス（END−Adr）を示すデータを続出し、これ
をラツチ回路(B)１４にラツチする（第３図ステツ
プS2）。ここでは前回のメモリ容量が8KBであ
り、従つてその最終アドレスを示すデータ
「7999」がラツチ回路(B)１４にラツチされること
になる。
次に、上記ラツチ回路(A)１３に貯えられたデー
タ（今回のメモリ容量に相当する最終アドレスデ
ータ）と、上記ラツチ回路(B)１４に貯えられたデ
ータ（前回のメモリ容量に相当する最終アドレス
データ）とにより、今回のメモリ容量と前回のメ
モリ容量との差分が求められる。即ち、CPU１
０は制御信号(a)を“０”にして、ラツチ回路(A)１
３に貯えられたデータ「5999」を、ラツチ回路(B)
１４に貯えられたデータ「7999」とともに、演算
回路１５に入力し、制御信号(s)を“１”として、
前回のメモリ容量と今回のメモリ容量との差分を
求める。ここではメモリ容量の差分として、「−
2000」が得られる。そして、この演算により求め
られた差分デーダはCPU１０からの制御信号
（ck1）に従いラツチ回路(A)１３にラツチされる
（第３図ステツプS3）。
タ（今回のメモリ容量に相当する最終アドレスデ
ータ）と、上記ラツチ回路(B)１４に貯えられたデ
ータ（前回のメモリ容量に相当する最終アドレス
データ）とにより、今回のメモリ容量と前回のメ
モリ容量との差分が求められる。即ち、CPU１
０は制御信号(a)を“０”にして、ラツチ回路(A)１
３に貯えられたデータ「5999」を、ラツチ回路(B)
１４に貯えられたデータ「7999」とともに、演算
回路１５に入力し、制御信号(s)を“１”として、
前回のメモリ容量と今回のメモリ容量との差分を
求める。ここではメモリ容量の差分として、「−
2000」が得られる。そして、この演算により求め
られた差分デーダはCPU１０からの制御信号
（ck1）に従いラツチ回路(A)１３にラツチされる
（第３図ステツプS3）。
次にCPU１０はコネクタCBに装着された
RAMカード２０Ａの絶対アドレス記憶領域を読
出制御し、その読出した絶対アドレスをラツチ回
路(B)１４にラツチする。即ちCPU１０はアドレ
スバス１１上に読出しアドレスを送出した後、制
御信号(b)及び制御信号(c)を“０”とし、制御信号
（ck2）を発生して、RAMカード２０Ａより読出
された絶対アドレスデータをデータバス１２、及
び双方向データバツフア１７を介してラツチ回路
(B)１４にラツチする（第３図ステツプS4）。
RAMカード２０Ａの絶対アドレス記憶領域を読
出制御し、その読出した絶対アドレスをラツチ回
路(B)１４にラツチする。即ちCPU１０はアドレ
スバス１１上に読出しアドレスを送出した後、制
御信号(b)及び制御信号(c)を“０”とし、制御信号
（ck2）を発生して、RAMカード２０Ａより読出
された絶対アドレスデータをデータバス１２、及
び双方向データバツフア１７を介してラツチ回路
(B)１４にラツチする（第３図ステツプS4）。
次にCPU１０は、制御信号(a)を“０”、制御信
号(s)を“０”にして、演算回路１５を加算モード
とし、該演加算回路１５により、ラツチ回路(B)１
４に貯えられた絶対アドレスをラツチ回路(A)１３
に貯えられたメモリ容量の差分をもつてアドレス
補正し、この補正された絶対アドレスをデータバ
ツフア１６に記憶する（第３図ステツプS5）。
号(s)を“０”にして、演算回路１５を加算モード
とし、該演加算回路１５により、ラツチ回路(B)１
４に貯えられた絶対アドレスをラツチ回路(A)１３
に貯えられたメモリ容量の差分をもつてアドレス
補正し、この補正された絶対アドレスをデータバ
ツフア１６に記憶する（第３図ステツプS5）。
更にCPU１０は、制御信号(b)を“１”、制御信
号(c)を“０”として、データバツフア１６に貯え
られた補正後の絶対アドレスをデータバス１２上
に出力するとともに、書込みモードを示すリー
ド／ライト信号（Ｒ／Ｗ）、及び上記読出し時と
同様の書込みアドレスを送出して、上記補正後の
絶対アドレスをRAMカード２０Ａの読出しアド
レスに書き戻す（第３図ステツプS6）。例えば第
２図ａ，ｂに示すように、変数名；AB＝“1234”
の絶対アドレスが5500番地から3500番地に書き替
えられる。
号(c)を“０”として、データバツフア１６に貯え
られた補正後の絶対アドレスをデータバス１２上
に出力するとともに、書込みモードを示すリー
ド／ライト信号（Ｒ／Ｗ）、及び上記読出し時と
同様の書込みアドレスを送出して、上記補正後の
絶対アドレスをRAMカード２０Ａの読出しアド
レスに書き戻す（第３図ステツプS6）。例えば第
２図ａ，ｂに示すように、変数名；AB＝“1234”
の絶対アドレスが5500番地から3500番地に書き替
えられる。
このようにして、１つの絶対アドレスの書替え
が終了したならば、書替え対象となる絶対アドレ
スがまだ存在するか否かを判断し（第３図ステツ
プS7）、書替え対象となる絶対アドレスがなくな
るまで、即ちRAMカード２０内の絶対アドレス
の書替えが終了するまで上記処理動作を繰返し実
行する。
が終了したならば、書替え対象となる絶対アドレ
スがまだ存在するか否かを判断し（第３図ステツ
プS7）、書替え対象となる絶対アドレスがなくな
るまで、即ちRAMカード２０内の絶対アドレス
の書替えが終了するまで上記処理動作を繰返し実
行する。
上述の如くして、パワーオン時に於いて、コネ
クタ部１８に装着されたRAMカード１９，２０
のメモリ容量が判断され、メモリ容量の変更に伴
つて、絶対アドレスの書替え処理が実行されるこ
とから、メモリ容量の異なるRAMカードの任意
の組替えが可能となり、更に、メモリ容量を異に
する複数種のRAMカードの中から、設定情報量
に応じた任意のカードを選択し使用できることか
ら、メモリ容量の無駄を招くことのないRAMカ
ードの使用が可能となる。又、絶対アドレスの書
替えがパワーオン時に行われることから、演算実
行時に於いてアドレス指定を絶対アドレスにてそ
のまま行なえ、従つて演算処理スピードには全く
影響しない。
クタ部１８に装着されたRAMカード１９，２０
のメモリ容量が判断され、メモリ容量の変更に伴
つて、絶対アドレスの書替え処理が実行されるこ
とから、メモリ容量の異なるRAMカードの任意
の組替えが可能となり、更に、メモリ容量を異に
する複数種のRAMカードの中から、設定情報量
に応じた任意のカードを選択し使用できることか
ら、メモリ容量の無駄を招くことのないRAMカ
ードの使用が可能となる。又、絶対アドレスの書
替えがパワーオン時に行われることから、演算実
行時に於いてアドレス指定を絶対アドレスにてそ
のまま行なえ、従つて演算処理スピードには全く
影響しない。
［発明の効果］
以上詳述したように本発明によれば、複数のメ
モリパツク着脱機構を備えた電子式プログラム計
算機に於いて、パワーオン時に、前記着脱機構に
装着されたメモリパツクのアドレス空間を認識
し、その認識されたアドレス空間を前回のメモリ
パツク装着使用時に於けるアドレス空間と比較し
て、そのアドレス空間の差分をもとに絶対アドレ
スの変更処理を実行する構成としたことにより、
メモリ容量の異なるメモリパツクの任意な組替え
が可能となり、使用可能なメモリパツクの組合わ
せ範囲が大幅に拡充できるとともに、使用する記
憶エリアに応じて任意記憶容量のメモリパツクを
選ぶことができ、メモリ容量の無駄を省いて経済
性に富むメモリパツクの使用が可能となるメモリ
パツク付き電子式プログラム計算機が提供でき
る。
モリパツク着脱機構を備えた電子式プログラム計
算機に於いて、パワーオン時に、前記着脱機構に
装着されたメモリパツクのアドレス空間を認識
し、その認識されたアドレス空間を前回のメモリ
パツク装着使用時に於けるアドレス空間と比較し
て、そのアドレス空間の差分をもとに絶対アドレ
スの変更処理を実行する構成としたことにより、
メモリ容量の異なるメモリパツクの任意な組替え
が可能となり、使用可能なメモリパツクの組合わ
せ範囲が大幅に拡充できるとともに、使用する記
憶エリアに応じて任意記憶容量のメモリパツクを
選ぶことができ、メモリ容量の無駄を省いて経済
性に富むメモリパツクの使用が可能となるメモリ
パツク付き電子式プログラム計算機が提供でき
る。
第１図は本発明の一実施例に於ける要部の構成
を示すブロツク図、第２図ａ，ｂはそれぞれ上記
実施例に於ける動作を説明するためのRAMカー
ドの組合わせによるメモリマツプを示す図、第３
図は上記実施例に於ける要部の処理フローを示す
図である。 １０……CPU、１１……アドレスバス、１２
……データバス、１３……ラツチ回路(A)、１４…
…ラツチ回路(B)、１５……演算回路、１６……デ
ータバツフア、１７……双方向データバツフア、
１８……コネクタ部、１９，２０……RAMカー
ド、CA，CB……コネクタ。
を示すブロツク図、第２図ａ，ｂはそれぞれ上記
実施例に於ける動作を説明するためのRAMカー
ドの組合わせによるメモリマツプを示す図、第３
図は上記実施例に於ける要部の処理フローを示す
図である。 １０……CPU、１１……アドレスバス、１２
……データバス、１３……ラツチ回路(A)、１４…
…ラツチ回路(B)、１５……演算回路、１６……デ
ータバツフア、１７……双方向データバツフア、
１８……コネクタ部、１９，２０……RAMカー
ド、CA，CB……コネクタ。
Claims (1)
- １ 複数のメモリパツク着脱機構を備えた電子式
プログラム計算機に於いて、パワーオン時に、前
記着脱機構に装着されたメモリパツクのアドレス
空間を認識する手段と、この手段により認識され
たアドレス空間を前回のメモリパツク装着使用時
に於けるアドレス空間と比較する手段と、この手
段によつて得られたアドレス空間の差分をもとに
絶対アドレスの変更処理を実行する手段とを具備
してなることを特徴とするメモリパツク付電子式
プログラム計算機。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276584A JPS60205761A (ja) | 1984-03-30 | 1984-03-30 | メモリパツク付電子式プログラム計算機 |
| US06/715,016 US4722065A (en) | 1984-03-30 | 1985-03-22 | Electronically programmable calculator with memory package |
| GB08507687A GB2157464B (en) | 1984-03-30 | 1985-03-25 | Electronically programmable calculator with memory package |
| DE19853511683 DE3511683A1 (de) | 1984-03-30 | 1985-03-29 | Elektronisch programmierbarer rechner mit einem speicherpaket |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276584A JPS60205761A (ja) | 1984-03-30 | 1984-03-30 | メモリパツク付電子式プログラム計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60205761A JPS60205761A (ja) | 1985-10-17 |
| JPH0516615B2 true JPH0516615B2 (ja) | 1993-03-04 |
Family
ID=13209807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6276584A Granted JPS60205761A (ja) | 1984-03-30 | 1984-03-30 | メモリパツク付電子式プログラム計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60205761A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62124688A (ja) * | 1985-11-26 | 1987-06-05 | Canon Inc | 情報処理装置 |
| JPS62235657A (ja) * | 1986-04-04 | 1987-10-15 | Sharp Corp | Ｒａｍカ−ドのアドレス供給方法 |
-
1984
- 1984-03-30 JP JP6276584A patent/JPS60205761A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60205761A (ja) | 1985-10-17 |
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