JPH01108662A - データ伝送装置 - Google Patents
データ伝送装置Info
- Publication number
- JPH01108662A JPH01108662A JP62265742A JP26574287A JPH01108662A JP H01108662 A JPH01108662 A JP H01108662A JP 62265742 A JP62265742 A JP 62265742A JP 26574287 A JP26574287 A JP 26574287A JP H01108662 A JPH01108662 A JP H01108662A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- transmission path
- output
- data transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はデータ伝送装置に関し、特に、複数の並列な
入力側伝送路を介して伝送されてきたデータを直列的に
出力側の伝送路に伝送するようなデータ伝送装置の改良
に関する。
入力側伝送路を介して伝送されてきたデータを直列的に
出力側の伝送路に伝送するようなデータ伝送装置の改良
に関する。
［従来の技術］
電子計算機などを用いたデータ処理装置においては、複
数の処理装置をディジタル信号による通信によって結合
している。そして、データ処理を複数の処理装置で分散
して処理したとき、各処理装置で得られた結果は、これ
らの処理装置群とは異なる第２の処理装置に送られ、こ
の第２の処理装置では、受信した複数の結果を用いて処
理を実行する。例えば特願昭６１−１７５４３の装置が
ある。
数の処理装置をディジタル信号による通信によって結合
している。そして、データ処理を複数の処理装置で分散
して処理したとき、各処理装置で得られた結果は、これ
らの処理装置群とは異なる第２の処理装置に送られ、こ
の第２の処理装置では、受信した複数の結果を用いて処
理を実行する。例えば特願昭６１−１７５４３の装置が
ある。
［発明が解決しようとする問題点］
上述の各処理装置において、分散されたデータを処理す
るのに要する時間は、受信したデータや該装置に要求さ
れる処理の内容によってことなり、それぞれにおいて処
理された結果データ群が常に同じ順序でしかも同じ時間
間隔で送信されるとは限らない。また、第２の処理装置
における処理時間のばらつきから生じる送信データ群の
滞留を極力緩和するようなバッファ機能を伝送路自体に
持たすことができるならば、処理装置のハードウェア量
を減少させることができる。
るのに要する時間は、受信したデータや該装置に要求さ
れる処理の内容によってことなり、それぞれにおいて処
理された結果データ群が常に同じ順序でしかも同じ時間
間隔で送信されるとは限らない。また、第２の処理装置
における処理時間のばらつきから生じる送信データ群の
滞留を極力緩和するようなバッファ機能を伝送路自体に
持たすことができるならば、処理装置のハードウェア量
を減少させることができる。
それゆえに、この発明の主たる目的は、複数の並列な入
力側伝送路を介して伝送されてきたデータを、伝送路の
収容能力の限界まで受理することができ、しかも送信デ
ータ群の到着順に出力側伝送路に伝送し、送信データ群
の滞留がある場合は出力の調停を行い出力側伝送路に伝
送できるようなデータ伝送装置を提供することである。
力側伝送路を介して伝送されてきたデータを、伝送路の
収容能力の限界まで受理することができ、しかも送信デ
ータ群の到着順に出力側伝送路に伝送し、送信データ群
の滞留がある場合は出力の調停を行い出力側伝送路に伝
送できるようなデータ伝送装置を提供することである。
［問題点を解決するための手段］
この発明にかかるデータ伝送装置は、各伝送路に固有の
時間間隔以上の任意の時間間隔でしかもお互いに非同期
に伝送されてきた複数のデータを、複数の並列な入力側
伝送路ＭＩＤＥＳを追加して伝送路の物理的な収容能力
の限界まで受理することができる。しかもデータの到着
順およびデータが滞留した場合は滞留を極力緩和するよ
うに直列的に出力側の伝送路に伝送できる。このために
、データ伝送装置は、複数の並列な伝送路にＭＩＤＥＳ
を追加することで伝送路の物理的な収容能力を上げ、複
数の並列な伝送路の任意の２組のそれぞれに対応して設
けられる競合検知機能を有するデータ伝送手段と、出力
側の伝送路から送信許可信号が送られてきたことに応じ
て、前記競合検知機能を有するデータ伝送手段をデータ
の到着順におよびデータが滞留した場合は滞留を極力緩
和するように調停を行い、直列的に出力側の伝送路に伝
送するための調停制御手段とから構成される。
時間間隔以上の任意の時間間隔でしかもお互いに非同期
に伝送されてきた複数のデータを、複数の並列な入力側
伝送路ＭＩＤＥＳを追加して伝送路の物理的な収容能力
の限界まで受理することができる。しかもデータの到着
順およびデータが滞留した場合は滞留を極力緩和するよ
うに直列的に出力側の伝送路に伝送できる。このために
、データ伝送装置は、複数の並列な伝送路にＭＩＤＥＳ
を追加することで伝送路の物理的な収容能力を上げ、複
数の並列な伝送路の任意の２組のそれぞれに対応して設
けられる競合検知機能を有するデータ伝送手段と、出力
側の伝送路から送信許可信号が送られてきたことに応じ
て、前記競合検知機能を有するデータ伝送手段をデータ
の到着順におよびデータが滞留した場合は滞留を極力緩
和するように調停を行い、直列的に出力側の伝送路に伝
送するための調停制御手段とから構成される。
［作用］
この発明にかかるデータ伝送装置は、複数の並列な伝送
路にＭＩＤＢＳを追加したことで伝送路の物理的な収容
能力を上げ、出力側の伝送路から送信許可信号が送られ
てきたことに応じて、競合検知機能を有する複数の伝送
手段をデータの到着順におよびデータが滞留した場合は
滞留を極力緩和するように調停を行い、対応する伝送路
から送られてきたデータを、伝送路の物理的な収容能力
の限界まで受理し、かつ調停制御に要する遅延時間が全
くなく、伝送路固有の転送時間内で出力側伝送路に順次
伝送させることができる。
路にＭＩＤＢＳを追加したことで伝送路の物理的な収容
能力を上げ、出力側の伝送路から送信許可信号が送られ
てきたことに応じて、競合検知機能を有する複数の伝送
手段をデータの到着順におよびデータが滞留した場合は
滞留を極力緩和するように調停を行い、対応する伝送路
から送られてきたデータを、伝送路の物理的な収容能力
の限界まで受理し、かつ調停制御に要する遅延時間が全
くなく、伝送路固有の転送時間内で出力側伝送路に順次
伝送させることができる。
［発明の実施例Ｊ
第１図はこの発明の一実施例の概略ブロック図である。
この第１図に示す実施例では、２つのデータ伝送路１０
，２０，３０，２００および４０゜５０．６０，３００
が並列的に設けられ、データ伝送路２００および３００
からの出力であるデータ１およびデータ２の到着時間差
が一定時間差の範囲内にあるかどうかを競合検知部７０
で検知し、一定時間差の範囲外であれば時間調整は行わ
ず、一定時間差の範囲内であれば時間調整を行うため到
着の遅い方のデータをデータ伝送路２０もしくは５０で
一定時間差の範囲外になるまで一時停止させる。調停制
御部では、出力側伝送路である伝送路１００から送信許
可信号が送られてきたことに応じて、並列な入力側伝送
路のそれぞれのデータの混み具合により出力順を調停し
データ伝送路１００に出力する。
，２０，３０，２００および４０゜５０．６０，３００
が並列的に設けられ、データ伝送路２００および３００
からの出力であるデータ１およびデータ２の到着時間差
が一定時間差の範囲内にあるかどうかを競合検知部７０
で検知し、一定時間差の範囲外であれば時間調整は行わ
ず、一定時間差の範囲内であれば時間調整を行うため到
着の遅い方のデータをデータ伝送路２０もしくは５０で
一定時間差の範囲外になるまで一時停止させる。調停制
御部では、出力側伝送路である伝送路１００から送信許
可信号が送られてきたことに応じて、並列な入力側伝送
路のそれぞれのデータの混み具合により出力順を調停し
データ伝送路１００に出力する。
次に、第１図に示した実施例の具体的な動作について説
明する。初期状態においては、出力側のデータ伝送路１
００はデータの受信が可能な状態であり、ＡＣＫ信号Ａ
Ｋ１００が調停制御部８０に対して返送されている。調
停制御部８０は出力側のデータ伝送路１００からのＡＣ
Ｋ信号ＡＫＩ００を受け、データ伝送路３０および６０
にＡＣＫ信号ＡＫ３０およびＡＫ６０を出力する。ＡＣ
Ｋ信号ＡＫ３０およびＡＫ６０は、同時にデータ伝送路
１００への送出を許可するのではなく、どちらか一方が
データ伝送路１００への送出を許可するようになってル
）る。本実施例では、例えばデータ伝送路６０が許可さ
れデータ伝送路３０が禁止されている状態を考える。
明する。初期状態においては、出力側のデータ伝送路１
００はデータの受信が可能な状態であり、ＡＣＫ信号Ａ
Ｋ１００が調停制御部８０に対して返送されている。調
停制御部８０は出力側のデータ伝送路１００からのＡＣ
Ｋ信号ＡＫＩ００を受け、データ伝送路３０および６０
にＡＣＫ信号ＡＫ３０およびＡＫ６０を出力する。ＡＣ
Ｋ信号ＡＫ３０およびＡＫ６０は、同時にデータ伝送路
１００への送出を許可するのではなく、どちらか一方が
データ伝送路１００への送出を許可するようになってル
）る。本実施例では、例えばデータ伝送路６０が許可さ
れデータ伝送路３０が禁止されている状態を考える。
データ伝送路２００にデータ１”が到着した場合、その
データおよび送信信号ＣＩＯはＭＩ ＤＥ８２００、デ
ータ伝送路１０および２０を介し、データ伝送路３０へ
伝送されると共に送信信号Ｃ１０は調停制御部８０へも
伝送される。調停制御部８０では、データ伝送路６０に
データがないことを確認し、データがない場合はデータ
伝送路３０に対し、データ伝送路１００へのデータ伝送
を許可する・とともにデータ伝送路６０に対し、データ
伝送路１００へのデータ伝送を禁止する。データ伝送路
３０は、データ伝送路１００への伝送を許可されたので
データ伝送路１００ヘデータを伝送する。そして、該デ
ータがデータ伝送路１００を通過した時ＡＣＫ信号ＡＫ
３０がデータ伝送路１００から調停制御部８０を介して
データ伝送路３０へ返送されるとともに、データ伝送路
６０に対してデータの送出を許可するＡＣＫ信号ＡＫ６
０を返送する。
データおよび送信信号ＣＩＯはＭＩ ＤＥ８２００、デ
ータ伝送路１０および２０を介し、データ伝送路３０へ
伝送されると共に送信信号Ｃ１０は調停制御部８０へも
伝送される。調停制御部８０では、データ伝送路６０に
データがないことを確認し、データがない場合はデータ
伝送路３０に対し、データ伝送路１００へのデータ伝送
を許可する・とともにデータ伝送路６０に対し、データ
伝送路１００へのデータ伝送を禁止する。データ伝送路
３０は、データ伝送路１００への伝送を許可されたので
データ伝送路１００ヘデータを伝送する。そして、該デ
ータがデータ伝送路１００を通過した時ＡＣＫ信号ＡＫ
３０がデータ伝送路１００から調停制御部８０を介して
データ伝送路３０へ返送されるとともに、データ伝送路
６０に対してデータの送出を許可するＡＣＫ信号ＡＫ６
０を返送する。
次に、データ伝送路３００にデータが到着した時、その
データおよび送信信号Ｃ２０はＭＩ ＤＥＳ３００デー
タ伝送路４０および５０を介し、データ伝送路６０へ伝
送されると共に送信信号Ｃ２０は調停制御部８０へも伝
送される。調停制御部８０では、データ伝送路３０にデ
ータがないことを確認し、データがない場合はデータ伝
送路６０に対し、データ伝送路１００へのデータ伝送を
許可するとともにデータ伝送路３０に対し、データ伝送
路１００へのデータ伝送を禁止する。データ伝送路６０
は、データ伝送路１００への伝送を許可されたので該デ
ータをデータ伝送路１００へ伝送する。そして、データ
伝送路１００をデータが通過した時ＡＣＫ信号ＡＫ６０
がデータ伝送路１００から調停制御部８０を介してデー
タ伝送路６０へ返送されデータ伝送路６０からのデータ
の送出を許可する。
データおよび送信信号Ｃ２０はＭＩ ＤＥＳ３００デー
タ伝送路４０および５０を介し、データ伝送路６０へ伝
送されると共に送信信号Ｃ２０は調停制御部８０へも伝
送される。調停制御部８０では、データ伝送路３０にデ
ータがないことを確認し、データがない場合はデータ伝
送路６０に対し、データ伝送路１００へのデータ伝送を
許可するとともにデータ伝送路３０に対し、データ伝送
路１００へのデータ伝送を禁止する。データ伝送路６０
は、データ伝送路１００への伝送を許可されたので該デ
ータをデータ伝送路１００へ伝送する。そして、データ
伝送路１００をデータが通過した時ＡＣＫ信号ＡＫ６０
がデータ伝送路１００から調停制御部８０を介してデー
タ伝送路６０へ返送されデータ伝送路６０からのデータ
の送出を許可する。
次に、ＭＩＤＥＳ３００の出力であるデータ２がＭＩＤ
ＥＳ２００の出力であるデータ１にくらべ少し遅れて入
力された場合について説明する。
ＥＳ２００の出力であるデータ１にくらべ少し遅れて入
力された場合について説明する。
データ１１がＭＩＤＥＳ２００を介しデータ伝送路１０
に伝送された場合、その送信信号ＣＩＯはデータ伝送路
２０へ送られると共に競合検知部７０へも送られる。そ
の結果競合検知部７０では一定時間差をおいてデータ伝
送路４０にもデータが転送されていることを検知した場
合はデータ２をデータ伝送路５０で一時停止させるとと
もに、データ１がデータ伝送路２０を通過した時、デー
タ伝送路５０で停止していたデータ２を再度転送させる
。このように競合検知部７０では、データ１およびデー
タ２の競合具合を検知し到着時間の遅いデータをデータ
伝送路２０もしくはデータ伝送路５０で一時停止させ、
調停制御部８０での誤動作を防止する。
に伝送された場合、その送信信号ＣＩＯはデータ伝送路
２０へ送られると共に競合検知部７０へも送られる。そ
の結果競合検知部７０では一定時間差をおいてデータ伝
送路４０にもデータが転送されていることを検知した場
合はデータ２をデータ伝送路５０で一時停止させるとと
もに、データ１がデータ伝送路２０を通過した時、デー
タ伝送路５０で停止していたデータ２を再度転送させる
。このように競合検知部７０では、データ１およびデー
タ２の競合具合を検知し到着時間の遅いデータをデータ
伝送路２０もしくはデータ伝送路５０で一時停止させ、
調停制御部８０での誤動作を防止する。
第２図は２つの独立したデータを調停する実施例の具体
的な回路図である。まず、第２図を参照して、構成につ
いて説明する。第１図のデータ伝送路１０乃至３０およ
び４０乃至６０はそれぞれ、転送制御部１１乃至３１お
よび４１乃至６１とデータ保持手段１２乃至３２および
４２乃至６２とで構成される。転送制御部１１，２１，
３１，４１．５１．および６１は各々１本の送信信号入
力。
的な回路図である。まず、第２図を参照して、構成につ
いて説明する。第１図のデータ伝送路１０乃至３０およ
び４０乃至６０はそれぞれ、転送制御部１１乃至３１お
よび４１乃至６１とデータ保持手段１２乃至３２および
４２乃至６２とで構成される。転送制御部１１，２１，
３１，４１．５１．および６１は各々１本の送信信号入
力。
１本の送信許可信号入力、１本の送信信号出力。
および１本の送信許可信号出力によってハンドシェイク
転送制御を行う。但し、転送制御部２１および５１は送
信禁止信号入力により、自立的な転送制御を強制的に禁
止し、送信信号を送出しない機能が追加されている。ま
た、転送制御部１０１は２本の異なる送信信号入力に対
して論理和をとる機能を内蔵しており、転送制御として
は転送制御部１１，３１．４１および６１と同様のノ１
ンドシエイク制御を行う。転送制御部１１，３１．４１
および６１の詳細回路を第４図に転送制御部２１および
５１の詳細回路を第５図に転送制御部１０１の詳細回路
を第６図に示す。
転送制御を行う。但し、転送制御部２１および５１は送
信禁止信号入力により、自立的な転送制御を強制的に禁
止し、送信信号を送出しない機能が追加されている。ま
た、転送制御部１０１は２本の異なる送信信号入力に対
して論理和をとる機能を内蔵しており、転送制御として
は転送制御部１１，３１．４１および６１と同様のノ１
ンドシエイク制御を行う。転送制御部１１，３１．４１
および６１の詳細回路を第４図に転送制御部２１および
５１の詳細回路を第５図に転送制御部１０１の詳細回路
を第６図に示す。
ＭＩＤＥＳ２００および３００のブロック図を第３図に
示す。構成手段としてはデータ伝送路１０などと同様に
転送制御部２０１，２１１，２２１．２３１，２４１，
２５１，２６１，２７１とデータ保持手段２０２，２１
２，２２２，２３２゜２４２．２５２，２６２，２７２
とデータの空ｌ塞を判定する論理手段とからなる。転送
制御としては転送制御部１１，３１．４１および６１と
同様のハンドシェイク制御を行う。全体動作につν）で
は、データがＤＡＴＡ ＩＮに転送制御パルスがＣＩ
Ｎに与えられると転送制御部２０１ではＮＯＲゲート２
９１および２９２の出力により転送制御部２１１および
２７１が空き状態であるか否かを検知し、転送制御部２
７１が塞り状態の場合は転送制御部２１１に転送制御パ
ルスを伝送し、転送制御部２７１が空き状態の場合は出
口側の転送制御部２７１に転送制御パルスを伝送する。
示す。構成手段としてはデータ伝送路１０などと同様に
転送制御部２０１，２１１，２２１．２３１，２４１，
２５１，２６１，２７１とデータ保持手段２０２，２１
２，２２２，２３２゜２４２．２５２，２６２，２７２
とデータの空ｌ塞を判定する論理手段とからなる。転送
制御としては転送制御部１１，３１．４１および６１と
同様のハンドシェイク制御を行う。全体動作につν）で
は、データがＤＡＴＡ ＩＮに転送制御パルスがＣＩ
Ｎに与えられると転送制御部２０１ではＮＯＲゲート２
９１および２９２の出力により転送制御部２１１および
２７１が空き状態であるか否かを検知し、転送制御部２
７１が塞り状態の場合は転送制御部２１１に転送制御パ
ルスを伝送し、転送制御部２７１が空き状態の場合は出
口側の転送制御部２７１に転送制御パルスを伝送する。
転送制御部２１１に該パルスが伝送された場合は転送制
御部２１１でも同様に転送制御部２２１および２６１に
データが存在するか否かをＮＯＲゲート２９３等で検知
し前述と同様に動作する。このようにデータ量に応じて
データ伝送路の段数が可変にすることができ、システム
の規模に応じて総段数を決定すればデータの溢れを防止
することができる。ＭＩＤＥＳ２００および３００から
の出力信号であるＥＭＰＴＹＩおよびＥＭＰＴＹ２は、
当該ＭＩＤＥＳへの書き込み可能状態を表す信号であり
、該出力信号が書き込み可能状態を示しかつ送信許可状
態を示している場合に限り、ＭＩＤＥＳへの入力が可能
である。
御部２１１でも同様に転送制御部２２１および２６１に
データが存在するか否かをＮＯＲゲート２９３等で検知
し前述と同様に動作する。このようにデータ量に応じて
データ伝送路の段数が可変にすることができ、システム
の規模に応じて総段数を決定すればデータの溢れを防止
することができる。ＭＩＤＥＳ２００および３００から
の出力信号であるＥＭＰＴＹＩおよびＥＭＰＴＹ２は、
当該ＭＩＤＥＳへの書き込み可能状態を表す信号であり
、該出力信号が書き込み可能状態を示しかつ送信許可状
態を示している場合に限り、ＭＩＤＥＳへの入力が可能
である。
競合検知部７０はＤタイプフリップフロップ７１および
７２とインバータ７３および７４とＡＮＤゲート７５お
よび７６とから構成される。調停制御部８０はＮＡＮＤ
ゲート８１，８２．８３および８４とＡＮＤＮＯゲート
および８６とＤタイプフリップフロップ８７および８８
とＮ＝ＯＲゲート８９および９０とから構成される。
７２とインバータ７３および７４とＡＮＤゲート７５お
よび７６とから構成される。調停制御部８０はＮＡＮＤ
ゲート８１，８２．８３および８４とＡＮＤＮＯゲート
および８６とＤタイプフリップフロップ８７および８８
とＮ＝ＯＲゲート８９および９０とから構成される。
次に、第２図に示した実施例の動作について説明する。
初期状態において、リセット信号が転送制御部１１，２
１，３１，４１，５１．６１および１０１とＡＮＤゲー
ト７５，７６．８５および８６とＮＡＮＤゲート８２お
よび８３とＭＩＤＥＳ２００および３００とに与えられ
る。それによって、転送制御部１１． ２１．３１．４
１． ５１および６１がそれぞれ初期リセットされ、そ
れぞれのＱ１出力が“Ｈ”レベルになり、Ｑ２出力も＋
１ ＨＩ＋レベルになる。転送制御部１０１がリセット
されるとＱ１出力は“Ｈ”レベルになり、Ｑ２出力は１
１ Ｌ １１になる。転送制御部２１および５１は、イ
ンヒビット信号により次段へのデータ伝送を禁止するこ
とができる。ＭＩＤＥＳ２００および３００の転送制御
部では初期リセットされるとＱ１出力はＩＩＨ”レベル
になり、Ｑ２出力は“′Ｌ″になる。また、ＮＡＮＤゲ
ート８２はリセット信号により出力が“Ｈｌｌとなり、
フリップフロップを構成しているＮＡＮＤゲート８１に
入力される。
１，３１，４１，５１．６１および１０１とＡＮＤゲー
ト７５，７６．８５および８６とＮＡＮＤゲート８２お
よび８３とＭＩＤＥＳ２００および３００とに与えられ
る。それによって、転送制御部１１． ２１．３１．４
１． ５１および６１がそれぞれ初期リセットされ、そ
れぞれのＱ１出力が“Ｈ”レベルになり、Ｑ２出力も＋
１ ＨＩ＋レベルになる。転送制御部１０１がリセット
されるとＱ１出力は“Ｈ”レベルになり、Ｑ２出力は１
１ Ｌ １１になる。転送制御部２１および５１は、イ
ンヒビット信号により次段へのデータ伝送を禁止するこ
とができる。ＭＩＤＥＳ２００および３００の転送制御
部では初期リセットされるとＱ１出力はＩＩＨ”レベル
になり、Ｑ２出力は“′Ｌ″になる。また、ＮＡＮＤゲ
ート８２はリセット信号により出力が“Ｈｌｌとなり、
フリップフロップを構成しているＮＡＮＤゲート８１に
入力される。
ＮＡＮＤゲート８１の残りの入力は、転送制御部２１．
３１．５１および６１がリセットされているので全て“
Ｈ”となりＮＡＮＤゲート８１の出力はＩｔ Ｌ ＩＩ
となりＮＡＮＤゲート８工および８２で構成された前段
のフリップフロップは安定する。
３１．５１および６１がリセットされているので全て“
Ｈ”となりＮＡＮＤゲート８１の出力はＩｔ Ｌ ＩＩ
となりＮＡＮＤゲート８工および８２で構成された前段
のフリップフロップは安定する。
ＮＡＮＤゲート８３および８４で構成された後段のフリ
ップフロップは前段の出力を受けると共にＮＡＮＤゲー
ト８３にリセット信号が入力されているためＮＡＮＤゲ
ート８３の出力はＩＩ ＨＩＩとなり、ＮＡＮＤゲート
８４の出力は１Ｌ″となり後段のフリップフロップも安
定する。ＮＡＮＤゲート８３の出力はＮＯＲゲート８９
の入力に与えられたことによりＮＯＲゲート８９の出力
は１１ Ｌ ＋１となり伝送路１００へのデータ伝送を
禁止状態とする。ＮＡＮＤゲート８４の出力はＮＯＲゲ
ート９０の入力に与えられたことによりＮＯＲゲートの
出力はＨ′”となり伝送路１００へのデータ伝送を可能
とする。
ップフロップは前段の出力を受けると共にＮＡＮＤゲー
ト８３にリセット信号が入力されているためＮＡＮＤゲ
ート８３の出力はＩＩ ＨＩＩとなり、ＮＡＮＤゲート
８４の出力は１Ｌ″となり後段のフリップフロップも安
定する。ＮＡＮＤゲート８３の出力はＮＯＲゲート８９
の入力に与えられたことによりＮＯＲゲート８９の出力
は１１ Ｌ ＋１となり伝送路１００へのデータ伝送を
禁止状態とする。ＮＡＮＤゲート８４の出力はＮＯＲゲ
ート９０の入力に与えられたことによりＮＯＲゲートの
出力はＨ′”となり伝送路１００へのデータ伝送を可能
とする。
この状態において、データ１およびパルス信号Ｃ１０が
それぞれＭＩＤＥＳ２００を介してデータ保持手段１２
におよび転送制御部１１に与えられると、転送制御部２
１のＱ２出力がＩＩＨ”であるため、転送制御部１１は
該Ｑ１出力を゛Ｌ″レベルにして、転送制御部２１に伝
達するとともにデータ保持手段１２のクロックパルスと
なりデータ１の内容をデータ保持手段１２のＱｉに出力
す−る。転送制御部２１は転送制御部３１のＱ２出力が
“Ｈｌｌであるため、そのＱ１出力を“Ｌ′”レベルに
し、転送ｍｌＪ御部２１のＱｌ出力が転送制御部３１に
伝達されるとともにデータ保持手段２２のクロックパル
スとなりデータ保持手段１２のＱｉの内容をデータ保持
手段２２のＱｉに出力する。
それぞれＭＩＤＥＳ２００を介してデータ保持手段１２
におよび転送制御部１１に与えられると、転送制御部２
１のＱ２出力がＩＩＨ”であるため、転送制御部１１は
該Ｑ１出力を゛Ｌ″レベルにして、転送制御部２１に伝
達するとともにデータ保持手段１２のクロックパルスと
なりデータ１の内容をデータ保持手段１２のＱｉに出力
す−る。転送制御部２１は転送制御部３１のＱ２出力が
“Ｈｌｌであるため、そのＱ１出力を“Ｌ′”レベルに
し、転送ｍｌＪ御部２１のＱｌ出力が転送制御部３１に
伝達されるとともにデータ保持手段２２のクロックパル
スとなりデータ保持手段１２のＱｉの内容をデータ保持
手段２２のＱｉに出力する。
また転送制御部２１のＱ１出力および転送制御部３１の
Ｑ２出力はＮＡＮＤゲート８１の入力となリ、ＮＡＮＤ
ゲート８１の出力を“Ｈ”から“Ｌ”に変化させこの出
力は、ＮＡＮＤゲート８２および８３の入力となる。Ｎ
ＡＮＤゲート８２は入力が“Ｌ”になったことにより出
力が“Ｈ゛となり前段のフリップフロップを安定させる
。また、ＮＡＮＤゲート８３の出力を°“Ｈｌｌから“
Ｌ ＩＩに変化させこの出力は、ＮＡＮＤゲート８４の
入力となる。ＮＡＮＤゲート８４は入力が“Ｌ“になっ
たことにより出力がＩＩＨ”となり後段のフリップフロ
ップを安定させる。ＮＡＮＤゲート８３の出力“Ｌ Ｉ
ＩはＮＯＲゲート８９の入力となり、転送制御部１０１
からの送信許可信号をアクティブとしたことにより転送
制御部３１のＱ１出力を１１ Ｌ Ｉ＋レベルにし転送
制御部１０１に伝達され送信許可信号ＡＫが“Ｈｌｌの
場合は転送制御部１０１のＱ１出力は′Ｌ″となると共
にデータ保持手段１０２のクロックパルスとなりデータ
保持手段１０２のＤｉの内容がＱｉに出力される。転送
制御部３１から転送制御部１０１に出力されている期間
は、ＮＡＮＤゲート８４の出力１１Ｈ”が後段のフリッ
プフロップ出力として保持されてＮＯＲゲート９０に入
力されるのでＮＯＲゲート９０の出力は１１ Ｌ ＋＋
を保持し、転送制御部６１から転送制御部１０１への出
力を禁止するとともに、転送制御部３１の出力でＤタイ
プフリップフロップ８８の出力を“Ｌ １１とすること
によりデータ保持手段６２の出力Ｑｉをハイインピーダ
ンスにしデータ保持手段３２のＱｉ出力と衝突しないよ
うにしている。
Ｑ２出力はＮＡＮＤゲート８１の入力となリ、ＮＡＮＤ
ゲート８１の出力を“Ｈ”から“Ｌ”に変化させこの出
力は、ＮＡＮＤゲート８２および８３の入力となる。Ｎ
ＡＮＤゲート８２は入力が“Ｌ”になったことにより出
力が“Ｈ゛となり前段のフリップフロップを安定させる
。また、ＮＡＮＤゲート８３の出力を°“Ｈｌｌから“
Ｌ ＩＩに変化させこの出力は、ＮＡＮＤゲート８４の
入力となる。ＮＡＮＤゲート８４は入力が“Ｌ“になっ
たことにより出力がＩＩＨ”となり後段のフリップフロ
ップを安定させる。ＮＡＮＤゲート８３の出力“Ｌ Ｉ
ＩはＮＯＲゲート８９の入力となり、転送制御部１０１
からの送信許可信号をアクティブとしたことにより転送
制御部３１のＱ１出力を１１ Ｌ Ｉ＋レベルにし転送
制御部１０１に伝達され送信許可信号ＡＫが“Ｈｌｌの
場合は転送制御部１０１のＱ１出力は′Ｌ″となると共
にデータ保持手段１０２のクロックパルスとなりデータ
保持手段１０２のＤｉの内容がＱｉに出力される。転送
制御部３１から転送制御部１０１に出力されている期間
は、ＮＡＮＤゲート８４の出力１１Ｈ”が後段のフリッ
プフロップ出力として保持されてＮＯＲゲート９０に入
力されるのでＮＯＲゲート９０の出力は１１ Ｌ ＋＋
を保持し、転送制御部６１から転送制御部１０１への出
力を禁止するとともに、転送制御部３１の出力でＤタイ
プフリップフロップ８８の出力を“Ｌ １１とすること
によりデータ保持手段６２の出力Ｑｉをハイインピーダ
ンスにしデータ保持手段３２のＱｉ出力と衝突しないよ
うにしている。
次に、データ２′およびパルス信号Ｃ２０がＭＩＤＥＳ
３００に与えられた場合は上記のデータ１”の入力に伴
う動作説明と全く同様であるので省略する。
３００に与えられた場合は上記のデータ１”の入力に伴
う動作説明と全く同様であるので省略する。
次に、初期状態の後ＭＩＤＥＳ３００からの出力である
データ２がＭＩＤＥＳ２００からの出力であるデータ１
にくらべ少し遅れてデータ伝送路４０に出力された場合
について説明する。データ１およびパルス信号Ｃ１ｌが
ＭＩＤＥＳ２００を介してそれぞれデータ保持手段１２
および転送制御部１１に与えられるとともにインバータ
７３に与えられ、パルス信号Ｃ１ｌが１１ Ｌ ＋＋か
らＩＩ Ｈ１１へ再び戻るまでにデータ１よりやや遅れ
てＭＩＤＥＳ３００からの出力であるデータ２がデータ
保持手段４２に与えられ、パルス信号Ｃ２１が転送制御
部４１に与えられるとＤタイプフリップフロップ７２の
Ｄ入力は１１１”であるので、パルス信号Ｃ１１が“′
Ｌ”からＩＩ ＨＩＩへ再び戻る時Ｄタイプフリップフ
ロップ７２のＱ出力は“Ｌ”となり転送制御部５１まで
伝送されたパルスを転送制御部６１に送らず転送制御部
５１で停止させる。転送制御部１１のＱ１出力が転送制
御部２１に伝送されるとＡＮＤゲート７６の出力が“Ｌ
１１となりＤタイプフリップフロップ７２のＱ出力を
セットし、転送制御部５１で停止したパルスが再び転送
を許可され転送制御部６１に伝送される。データ１がデ
ータ２よりもやや遅れてＭＩＤＥＳ２００より出力され
た場合も全く同様に説明できるので省略する。このよう
にデータ１およびデータ２が競合してＭＩＤＥＳ２００
および３００より出力された場合は、ＮＡＮＤゲート８
１および８２のフリップフロップおよびＮＡＮＤゲート
８３および８４のフリップフロップによって遅く入力さ
れたデータを一時停止させる。
データ２がＭＩＤＥＳ２００からの出力であるデータ１
にくらべ少し遅れてデータ伝送路４０に出力された場合
について説明する。データ１およびパルス信号Ｃ１ｌが
ＭＩＤＥＳ２００を介してそれぞれデータ保持手段１２
および転送制御部１１に与えられるとともにインバータ
７３に与えられ、パルス信号Ｃ１ｌが１１ Ｌ ＋＋か
らＩＩ Ｈ１１へ再び戻るまでにデータ１よりやや遅れ
てＭＩＤＥＳ３００からの出力であるデータ２がデータ
保持手段４２に与えられ、パルス信号Ｃ２１が転送制御
部４１に与えられるとＤタイプフリップフロップ７２の
Ｄ入力は１１１”であるので、パルス信号Ｃ１１が“′
Ｌ”からＩＩ ＨＩＩへ再び戻る時Ｄタイプフリップフ
ロップ７２のＱ出力は“Ｌ”となり転送制御部５１まで
伝送されたパルスを転送制御部６１に送らず転送制御部
５１で停止させる。転送制御部１１のＱ１出力が転送制
御部２１に伝送されるとＡＮＤゲート７６の出力が“Ｌ
１１となりＤタイプフリップフロップ７２のＱ出力を
セットし、転送制御部５１で停止したパルスが再び転送
を許可され転送制御部６１に伝送される。データ１がデ
ータ２よりもやや遅れてＭＩＤＥＳ２００より出力され
た場合も全く同様に説明できるので省略する。このよう
にデータ１およびデータ２が競合してＭＩＤＥＳ２００
および３００より出力された場合は、ＮＡＮＤゲート８
１および８２のフリップフロップおよびＮＡＮＤゲート
８３および８４のフリップフロップによって遅く入力さ
れたデータを一時停止させる。
上述のごとく、この実施例によれば、出力側の伝送路１
００が空いている状態において、片側の伝送路上にのみ
データが存在する場合は当該伝送路上のデータが順次出
力される。また、画伝送路上にデータが存在しかつ各々
がデータ伝送路の最大転送能力で伝送されてきた場合に
は、データ伝送路１００が処理しきれないためデータ伝
送路３０．２０．１０およびＭＩＤＥＳ２００そしてデ
ータ伝送路６０，５０．４０およびＭＩＤＥＳ３００に
データを一時記憶するとともに、データ伝送路１００か
らの送信許可信号ＡＫに応じてデータ伝送路３０および
データ伝送路６０が交互に各伝送路上のデータをデータ
伝送路１００へ伝送する。
００が空いている状態において、片側の伝送路上にのみ
データが存在する場合は当該伝送路上のデータが順次出
力される。また、画伝送路上にデータが存在しかつ各々
がデータ伝送路の最大転送能力で伝送されてきた場合に
は、データ伝送路１００が処理しきれないためデータ伝
送路３０．２０．１０およびＭＩＤＥＳ２００そしてデ
ータ伝送路６０，５０．４０およびＭＩＤＥＳ３００に
データを一時記憶するとともに、データ伝送路１００か
らの送信許可信号ＡＫに応じてデータ伝送路３０および
データ伝送路６０が交互に各伝送路上のデータをデータ
伝送路１００へ伝送する。
［発明の効果］
以上のように、この発明によれば、複数の並列な伝送路
のデータが任意な時間間隔でかつお互いに非同期に伝送
されてきた場合でも、出力側のデ−タ伝送路から送信許
可信号が送られてきたことに応じて、調停制御部で調停
を行うことにより、伝送路の物理的収容能力の限界まで
受理し、かつ調停制御に要する遅延時間が全くなく出力
側伝送路に順次伝送させることができる。したがって高
速伝送とともに信頼性の高い調停機構が実現できる。
のデータが任意な時間間隔でかつお互いに非同期に伝送
されてきた場合でも、出力側のデ−タ伝送路から送信許
可信号が送られてきたことに応じて、調停制御部で調停
を行うことにより、伝送路の物理的収容能力の限界まで
受理し、かつ調停制御に要する遅延時間が全くなく出力
側伝送路に順次伝送させることができる。したがって高
速伝送とともに信頼性の高い調停機構が実現できる。
第１図はこの発明の一実施例の概略ブロック図である。
第２図は２つのデータ伝送路から送られてきたデータを
出力側のデータ伝送路に伝送する例の詳細な回路図であ
る。第３図はＭＩＤＢＳのブロック図である。第４図、
第５図および第６図は転送制御部の一実施例の回路図で
ある。 図において、１０，２０，３０，４０，５０゜６０．１
００はデータ伝送路、７０は競合検知部、８０は調停制
御部、２００，３００はＭＩＤＥＳ。 １１．２１，３１，４１，５１，６１，１０１は転送制
御部、１２，２２，３２，４２，５２，６２．１０２は
データ保持手段、７１，７２．８７゜８８はＤタイプフ
リップフロップ、７３．７４はインバータ、７５．７６
．８５．８６はＡＮＤゲート、 ８１． ８２． ８３
． ８４はＮＡＮＤゲート、８９．９０はＮＯＲゲート
を示す。 代理人 弁理士 杉 山 毅 至（他１名）■Ｒ ￥４１ｆｉｌＵ ｒｌ）Ｉ！ 第６図 聞 ２５図 手続補正書（方式） ％式％ ２、発明の名称 データ伝送装置 ３、補正をする者 事件との関係 特許出願人 住 所 ■５４５大阪市阿倍野区長池町２２番２２号名
称 （５０４）シャープ株式会社 代表者 辻 晴 碓 ４、代理人
出力側のデータ伝送路に伝送する例の詳細な回路図であ
る。第３図はＭＩＤＢＳのブロック図である。第４図、
第５図および第６図は転送制御部の一実施例の回路図で
ある。 図において、１０，２０，３０，４０，５０゜６０．１
００はデータ伝送路、７０は競合検知部、８０は調停制
御部、２００，３００はＭＩＤＥＳ。 １１．２１，３１，４１，５１，６１，１０１は転送制
御部、１２，２２，３２，４２，５２，６２．１０２は
データ保持手段、７１，７２．８７゜８８はＤタイプフ
リップフロップ、７３．７４はインバータ、７５．７６
．８５．８６はＡＮＤゲート、 ８１． ８２． ８３
． ８４はＮＡＮＤゲート、８９．９０はＮＯＲゲート
を示す。 代理人 弁理士 杉 山 毅 至（他１名）■Ｒ ￥４１ｆｉｌＵ ｒｌ）Ｉ！ 第６図 聞 ２５図 手続補正書（方式） ％式％ ２、発明の名称 データ伝送装置 ３、補正をする者 事件との関係 特許出願人 住 所 ■５４５大阪市阿倍野区長池町２２番２２号名
称 （５０４）シャープ株式会社 代表者 辻 晴 碓 ４、代理人
Claims (1)
- １、複数の並列な入力側伝送路を介して転送されてきた
複数のデータを直列的に出力側の伝送路に伝送するため
のデータ伝送装置であって、前記複数の並列な伝送路が
最少遅延エラスティク緩衝機構（Ｍｉｎｉｍｕｍ Ｄｅ
ｌａｙ Ｅｌａｓｔｉｃ Ｓｔｏｒｅ以下ＭＩＤＥＳと
呼ぶ）手段を備え、前記複数の並列な伝送路のうち任意
の２組の伝送路上に２組のデータが存在し、かつ２組の
該データの到着時間差が一定時間差の範囲内にあること
を検知する競合検知手段、および前記出力側の伝送路か
ら送信許可信号が送られてきたことに応じて、前記競合
検知手段を有するデータ伝送手段を前記複数の並列な入
力側伝送路のそれぞれのデータの混み具合により出力順
を調停し、前記出力側の伝送路に伝送するための調停制
御手段を備えたことを特徴とするデータ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265742A JPH01108662A (ja) | 1987-10-20 | 1987-10-20 | データ伝送装置 |
| US07/260,068 US4985890A (en) | 1987-10-20 | 1988-10-20 | Data transmission unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265742A JPH01108662A (ja) | 1987-10-20 | 1987-10-20 | データ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108662A true JPH01108662A (ja) | 1989-04-25 |
| JPH0562789B2 JPH0562789B2 (ja) | 1993-09-09 |
Family
ID=17421365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62265742A Granted JPH01108662A (ja) | 1987-10-20 | 1987-10-20 | データ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01108662A (ja) |
-
1987
- 1987-10-20 JP JP62265742A patent/JPH01108662A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0562789B2 (ja) | 1993-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5367636A (en) | Hypercube processor network in which the processor indentification numbers of two processors connected to each other through port number n, vary only in the nth bit | |
| US4482954A (en) | Signal processor device with conditional interrupt module and multiprocessor system employing such devices | |
| EP0383475A2 (en) | Shared resource arbitration | |
| US6314484B1 (en) | Computer system with a bus having a segmented structure | |
| US4189766A (en) | Racing circuit for controlling access of processor units to a common device | |
| US20100095036A1 (en) | Priority Based Bus Arbiters Avoiding Deadlock And Starvation On Buses That Support Retrying Of Transactions | |
| US7191271B2 (en) | Two level multi-tier system bus | |
| JPS5844561A (ja) | 分散アクセス制御システム | |
| WO1998037530A2 (en) | Apparatus and method for managing digital resources by controlling tokens associated with digital resources | |
| EP0866404A2 (en) | Unbalanced multiplexer and arbiter combination | |
| US4985890A (en) | Data transmission unit | |
| US5008880A (en) | Data transmission apparatus | |
| JP3057591B2 (ja) | マルチプロセッサシステム | |
| EP4323878B1 (en) | Event-driven readout system with non-priority arbitration for multichannel data sources | |
| US5323387A (en) | Data transmission apparatus | |
| US6209054B1 (en) | Reliable interrupt reception over buffered bus | |
| JPH01108662A (ja) | データ伝送装置 | |
| JP2828994B2 (ja) | データ伝送装置 | |
| JPH01108660A (ja) | データ伝送装置 | |
| JP2577420B2 (ja) | データ伝送装置 | |
| JP2828995B2 (ja) | データ伝送装置 | |
| JP3113355B2 (ja) | データ伝送装置 | |
| JPH01188142A (ja) | データ伝送装置 | |
| EP0231240A1 (en) | Priority resolution system and video display apparatus | |
| JP2514258B2 (ja) | デ―タ伝送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |