JPH0562789B2 - - Google Patents
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- JPH0562789B2 JPH0562789B2 JP62265742A JP26574287A JPH0562789B2 JP H0562789 B2 JPH0562789 B2 JP H0562789B2 JP 62265742 A JP62265742 A JP 62265742A JP 26574287 A JP26574287 A JP 26574287A JP H0562789 B2 JPH0562789 B2 JP H0562789B2
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- 238000001514 detection method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 7
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- 230000003111 delayed effect Effects 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
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- Bus Control (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はデータ伝送装置に関し、特に、複数
の並列な入力側伝送路を介して伝送されてきたデ
ータを直列的に出力側の伝送路に伝送するような
データ伝送装置の改良に関する。
の並列な入力側伝送路を介して伝送されてきたデ
ータを直列的に出力側の伝送路に伝送するような
データ伝送装置の改良に関する。
［従来の技術］
電子計算機などを用いたデータ処理装置におい
ては、複数の処理装置をデイジタル信号による通
信によつて結合している。そして、データ処理を
複数の処理装置で分散して処理したとき、各処理
装置で得られた結果は、これらの処理装置群とは
異なる第２の処理装置に送られ、この第２の処理
装置では、受信した複数の結果を用いて処理を実
行する。例えば特願昭61−17543の装置がある。
ては、複数の処理装置をデイジタル信号による通
信によつて結合している。そして、データ処理を
複数の処理装置で分散して処理したとき、各処理
装置で得られた結果は、これらの処理装置群とは
異なる第２の処理装置に送られ、この第２の処理
装置では、受信した複数の結果を用いて処理を実
行する。例えば特願昭61−17543の装置がある。
［発明が解決しようとする問題点］
上述の各処理装置において、分散されたデータ
を処理するのに要する時間は、受信したデータや
該装置に要求される処理の内容によつてことな
り、それぞれにおいて処理された結果データ群が
常に同じ順序でしかも同じ時間間隔で送信される
とは限らない。また、第２の処理装置における処
理時間のばらつきから生じる送信データ群の滞留
を極力緩和するようなバツフア機能を伝送路自体
に持たすことができるならば、処理装置のハード
ウエア量を減少させることができる。
を処理するのに要する時間は、受信したデータや
該装置に要求される処理の内容によつてことな
り、それぞれにおいて処理された結果データ群が
常に同じ順序でしかも同じ時間間隔で送信される
とは限らない。また、第２の処理装置における処
理時間のばらつきから生じる送信データ群の滞留
を極力緩和するようなバツフア機能を伝送路自体
に持たすことができるならば、処理装置のハード
ウエア量を減少させることができる。
それゆえに、この発明の主たる目的は、複数の
並列な入力側伝送路を介して伝送されてきたデー
タを、伝送路の収容能力の限界まで受理すること
ができ、しかも送信データ群の到着順に出力側伝
送路に伝送し、送信データ群の滞留がある場合は
出力の調停を行い出力側伝送路に伝送できるよう
なデータ伝送装置を提供することである。
並列な入力側伝送路を介して伝送されてきたデー
タを、伝送路の収容能力の限界まで受理すること
ができ、しかも送信データ群の到着順に出力側伝
送路に伝送し、送信データ群の滞留がある場合は
出力の調停を行い出力側伝送路に伝送できるよう
なデータ伝送装置を提供することである。
［問題点を解決するための手段］
この発明にかかるデータ伝送装置は、各伝送路
に固有の時間間隔以上の任意の時間間隔でしかも
お互いに非同期に伝送されてきた複数のデータ
を、複数の並列な入力側伝送路MIDESを追加し
て伝送路の物理的な収容能力の限界まで受理する
ことができる。しかもデータの到着順およびデー
タが滞留した場合は滞留を極力緩和するように直
列的に出力側の伝送路に伝送できる。このため
に、データ伝送装置は、複数の並列な伝送路に
MIDESを追加することで伝送路の物理的な収容
能力を上げ、複数の並列な伝送路の任意の２組の
それぞれに対応して設けられる競合検知機能を有
するデータ伝送手段と、出力側の伝送路から送信
許可信号が送られてきたことに応じて、前記競合
検知機能を有するデータ伝送手段をデータの到着
順におよびデータが滞留した場合は滞留を極力緩
和するように調停を行い、直列的に出力側の伝送
路に伝送するための調停制御手段とから構成され
る。
に固有の時間間隔以上の任意の時間間隔でしかも
お互いに非同期に伝送されてきた複数のデータ
を、複数の並列な入力側伝送路MIDESを追加し
て伝送路の物理的な収容能力の限界まで受理する
ことができる。しかもデータの到着順およびデー
タが滞留した場合は滞留を極力緩和するように直
列的に出力側の伝送路に伝送できる。このため
に、データ伝送装置は、複数の並列な伝送路に
MIDESを追加することで伝送路の物理的な収容
能力を上げ、複数の並列な伝送路の任意の２組の
それぞれに対応して設けられる競合検知機能を有
するデータ伝送手段と、出力側の伝送路から送信
許可信号が送られてきたことに応じて、前記競合
検知機能を有するデータ伝送手段をデータの到着
順におよびデータが滞留した場合は滞留を極力緩
和するように調停を行い、直列的に出力側の伝送
路に伝送するための調停制御手段とから構成され
る。
［作用］
この発明にかかるデータ伝送装置は、複数の並
列な伝送路にMIDESを追加したことで伝送路の
物理的な収容能力を上げ、出力側の伝送路から送
信許可信号が送られてきたことに応じて、競合検
知機能を有する複数の伝送手段をデータの到着順
におよびデータが滞留した場合は滞留を極力緩和
するように調停を行い、対応する伝送路から送ら
れてきたデータを、伝送路の物理的な収容能力の
限界まで受理し、かつ調停制御に要する遅延時間
が全くなく、伝送路固有の転送時間内で出力側伝
送路に順次伝送させることができる。
列な伝送路にMIDESを追加したことで伝送路の
物理的な収容能力を上げ、出力側の伝送路から送
信許可信号が送られてきたことに応じて、競合検
知機能を有する複数の伝送手段をデータの到着順
におよびデータが滞留した場合は滞留を極力緩和
するように調停を行い、対応する伝送路から送ら
れてきたデータを、伝送路の物理的な収容能力の
限界まで受理し、かつ調停制御に要する遅延時間
が全くなく、伝送路固有の転送時間内で出力側伝
送路に順次伝送させることができる。
［発明の実施例］
第１図はこの発明の一実施例の概略ブロツク図
である。この第１図に示す実施例では、２つのデ
ータ伝送路１０，２０，３０，２００および４
０，５０，６０，３００が並列的に設けられ、デ
ータ伝送路２００および３００からの出力である
データ１およびデータ２の到着時間差が一定時間
差の範囲内にあるかどうかを競合検知部７０で検
知し、一定時間差の範囲外であれば時間調整は行
わず、一定時間差の範囲内であれば時間調整を行
うため到着の遅い方のデータをデータ伝送路２０
もしくは５０で一定時間差の範囲外になるまで一
時停止させる。調停制御部では、出力側伝送路で
ある伝送路１００から送信許可信号が送られてき
たことに応じて、並列な入力側伝送路のそれぞれ
のデータの混み具合により出力順を調停しデータ
伝送路１００に出力する。
である。この第１図に示す実施例では、２つのデ
ータ伝送路１０，２０，３０，２００および４
０，５０，６０，３００が並列的に設けられ、デ
ータ伝送路２００および３００からの出力である
データ１およびデータ２の到着時間差が一定時間
差の範囲内にあるかどうかを競合検知部７０で検
知し、一定時間差の範囲外であれば時間調整は行
わず、一定時間差の範囲内であれば時間調整を行
うため到着の遅い方のデータをデータ伝送路２０
もしくは５０で一定時間差の範囲外になるまで一
時停止させる。調停制御部では、出力側伝送路で
ある伝送路１００から送信許可信号が送られてき
たことに応じて、並列な入力側伝送路のそれぞれ
のデータの混み具合により出力順を調停しデータ
伝送路１００に出力する。
次に、第１図に示した実施例の具体的な動作に
ついて説明する。初期状態においては、出力側の
データ伝送路１００はデータの受信が可能な状態
であり、ACK信号AK１００が調停制御部８０に
対して返送されている。調停制御部８０は出力側
のデータ伝送部１００からのACK信号AK１００
を受け、データ伝送路３０および６０にACK信
号AK３０およびAK６０を出力する。ACK信号
AK３０およびAK６０は、同時にデータ伝送路
１００への送出を許可するのではなく、どちらか
一方がデータ伝送路１００への送出を許可するよ
うになつている。本実施例では、例えばデータ伝
送路６０が許可されデータ伝送路３０が禁止され
ている状態を考える。
ついて説明する。初期状態においては、出力側の
データ伝送路１００はデータの受信が可能な状態
であり、ACK信号AK１００が調停制御部８０に
対して返送されている。調停制御部８０は出力側
のデータ伝送部１００からのACK信号AK１００
を受け、データ伝送路３０および６０にACK信
号AK３０およびAK６０を出力する。ACK信号
AK３０およびAK６０は、同時にデータ伝送路
１００への送出を許可するのではなく、どちらか
一方がデータ伝送路１００への送出を許可するよ
うになつている。本実施例では、例えばデータ伝
送路６０が許可されデータ伝送路３０が禁止され
ている状態を考える。
データ伝送路２００にデータ１′が到着した場
合、そのデータおよび送信信号Ｃ１０はMIDES
２０、データ伝送路１０および２０を介し、デー
タ伝送路３０へ伝送されると共に送信信号Ｃ１０
は調停制御部８０へも伝送される。調停制御部８
０では、データ伝送路６０にデータがないことを
確認し、データがない場合はデータ伝送路３０に
対し、データ伝送路１００へのデータ伝送を許可
するとともにデータ伝送路６０に対し、データ伝
送路１００へのデータ伝送を禁止する。データ伝
送路３０は、データ伝送路１００への伝送を許可
されたのでデータ伝送路１００へデータを伝送す
る。そして、該データがデータ伝送路１００を通
過した時ACK信号AK３０がデータ伝送路１００
から調停制御部８０を介してデータ伝送路３０へ
返送され、データ伝送路１００に対してデータの
送出を許可する。
合、そのデータおよび送信信号Ｃ１０はMIDES
２０、データ伝送路１０および２０を介し、デー
タ伝送路３０へ伝送されると共に送信信号Ｃ１０
は調停制御部８０へも伝送される。調停制御部８
０では、データ伝送路６０にデータがないことを
確認し、データがない場合はデータ伝送路３０に
対し、データ伝送路１００へのデータ伝送を許可
するとともにデータ伝送路６０に対し、データ伝
送路１００へのデータ伝送を禁止する。データ伝
送路３０は、データ伝送路１００への伝送を許可
されたのでデータ伝送路１００へデータを伝送す
る。そして、該データがデータ伝送路１００を通
過した時ACK信号AK３０がデータ伝送路１００
から調停制御部８０を介してデータ伝送路３０へ
返送され、データ伝送路１００に対してデータの
送出を許可する。
次に、データ伝送路３００にデータが到着した
時、そのデータおよび送信信号Ｃ２０はMIDES
３００データ伝送路４０および５０を介し、デー
タ伝送路６０へ伝送されると共に送信信号Ｃ２０
は調停制御部８０へも伝送される。調停制御部８
０では、データ伝送路３０にデータがないことを
確認し、データがない場合はデータ伝送路６０に
対し、データ伝送路１００へのデータ伝送を許可
するとともにデータ伝送路３０に対し、データ伝
送路１００へのデータ伝送を禁止する。データ伝
送路６０は、データ伝送路１００への伝送を許可
されたので該データをデータ伝送路１００へ伝送
する。そして、データ伝送路１００をデータが通
過した時ACK信号AK６０がデータ伝送路１００
から調停制御部８０を介してデータ伝送路６０へ
返送されデータ伝送路６０からのデータの送出を
許可する。
時、そのデータおよび送信信号Ｃ２０はMIDES
３００データ伝送路４０および５０を介し、デー
タ伝送路６０へ伝送されると共に送信信号Ｃ２０
は調停制御部８０へも伝送される。調停制御部８
０では、データ伝送路３０にデータがないことを
確認し、データがない場合はデータ伝送路６０に
対し、データ伝送路１００へのデータ伝送を許可
するとともにデータ伝送路３０に対し、データ伝
送路１００へのデータ伝送を禁止する。データ伝
送路６０は、データ伝送路１００への伝送を許可
されたので該データをデータ伝送路１００へ伝送
する。そして、データ伝送路１００をデータが通
過した時ACK信号AK６０がデータ伝送路１００
から調停制御部８０を介してデータ伝送路６０へ
返送されデータ伝送路６０からのデータの送出を
許可する。
次に、MIDES３００の出力であるデータ２が
MIDES２００の出力であるデータ１にくらべ少
し遅れて入力された場合について説明する。デー
タ１′がMIDES２００を介しデータ伝送路１０に
伝送された場合、その送信信号Ｃ１０はデータ伝
送路２０へ送られると共に競合検知部７０へも送
られる。その結果競合検知部７０では一定時間差
をおいてデータ伝送路４０にもデータが転送され
ていることを検知した場合はデータ２をデータ伝
送路５０で一時停止させるとともに、データ１が
データ伝送路２０を通過した時、データ伝送路５
０で停止していたデータ２を再度転送させる。こ
のように競合検知部７０では、データ１およびデ
ータ２の競合具合を検知し到着時間の遅いデータ
をデータ伝送路２０もしくはデータ伝送路５０で
一時停止させ、調停制御部８０での誤動作を防止
する。
MIDES２００の出力であるデータ１にくらべ少
し遅れて入力された場合について説明する。デー
タ１′がMIDES２００を介しデータ伝送路１０に
伝送された場合、その送信信号Ｃ１０はデータ伝
送路２０へ送られると共に競合検知部７０へも送
られる。その結果競合検知部７０では一定時間差
をおいてデータ伝送路４０にもデータが転送され
ていることを検知した場合はデータ２をデータ伝
送路５０で一時停止させるとともに、データ１が
データ伝送路２０を通過した時、データ伝送路５
０で停止していたデータ２を再度転送させる。こ
のように競合検知部７０では、データ１およびデ
ータ２の競合具合を検知し到着時間の遅いデータ
をデータ伝送路２０もしくはデータ伝送路５０で
一時停止させ、調停制御部８０での誤動作を防止
する。
第２図は２つの独立したデータを調停する実施
例の具体的な回路図である。まず、第２図を参照
して、構成について説明する。第１図のデータ伝
送路１０乃至３０および４０乃至６０はそれぞ
れ、転送制御部１１乃至３１および４１乃至６１
とデータ保持手段１２乃至３２および４２乃至６
２とで構成される。転送制御部１１，２１，３
１，４１，５１、および６１は各々１本の送信信
号入力、１本の送信許可信号入力、１本の送信信
号出力、および１本の送信許可信号出力によつて
ハンドシエイク転送制御を行う。但し、転送制御
部２１および５１は送信禁止信号入力により、自
立的な転送制御を強制的に禁止し、送信信号を送
出しない機能が追加されている。また、転送制御
部１０１は２本の異なる送信信号入力に対して論
理和をとる機能を内蔵しており、転送制御として
は転送制御部１１，３１，４１および６１と同様
のハンドシエイク制御を行う。転送制御部１１，
３１，４１および６１の群細回路を第４図に転送
制御部２１および５１の詳細回路を第５図に転送
制御部１０１の詳細回路を第６図に示す。
例の具体的な回路図である。まず、第２図を参照
して、構成について説明する。第１図のデータ伝
送路１０乃至３０および４０乃至６０はそれぞ
れ、転送制御部１１乃至３１および４１乃至６１
とデータ保持手段１２乃至３２および４２乃至６
２とで構成される。転送制御部１１，２１，３
１，４１，５１、および６１は各々１本の送信信
号入力、１本の送信許可信号入力、１本の送信信
号出力、および１本の送信許可信号出力によつて
ハンドシエイク転送制御を行う。但し、転送制御
部２１および５１は送信禁止信号入力により、自
立的な転送制御を強制的に禁止し、送信信号を送
出しない機能が追加されている。また、転送制御
部１０１は２本の異なる送信信号入力に対して論
理和をとる機能を内蔵しており、転送制御として
は転送制御部１１，３１，４１および６１と同様
のハンドシエイク制御を行う。転送制御部１１，
３１，４１および６１の群細回路を第４図に転送
制御部２１および５１の詳細回路を第５図に転送
制御部１０１の詳細回路を第６図に示す。
MIDES２００および３００のブロツク図を第
３図に示す。構成手段としてはデータ伝送路１０
などと同様に転送制御部２０１，２１１，２２
１，２３１，２４１，２５１，２６１，２７１と
データ保持手段２０２，２１２，２２２，２３
２，２４２，２５２，２６２，２７２とデータの
空／塞を判定する論理手段とからなる。転送制御
としては転送制御部１１，３１，４１および６１
と同様のハンドシエイク制御を行う。全体動作に
ついては、データがDATA INに転送制御パルス
がＣ INに与えられると転送制御部２０１では
NORゲート２９１および２９２の出力により転
送制御部２１１および２７１が空き状態であるか
否かを検知し、転送制御部２７１が塞り状態の場
合は転送制御部２１１に転送制御パルスを伝送
し、転送制御部２７１が空き状態の場合は出口側
の転送制御部２７１に転送制御パルスを伝送す
る。転送制御部２１１に該パルスが伝送された場
合は転送制御部２１１でも同様に転送制御部２２
１および２６１にデータが存在するか否かを
NORゲート２９３等で検知し前述と同様に動作
する。このようにデータ量に応じてデータ伝送路
の段数が可変にすることができ、システムの規模
に応じて総段数を決定すればデータの溢れを防止
することができる。MIDES２００および３００
からの出力信号であるEMPTY１およびEMPTY
２は、当該MIDESへの書き込み可能状態を表す
信号であり、該出力信号が書き込み可能状態を示
しかつ送信許可状態を示している場合に限り、
MIDESへの入力が可能である。
３図に示す。構成手段としてはデータ伝送路１０
などと同様に転送制御部２０１，２１１，２２
１，２３１，２４１，２５１，２６１，２７１と
データ保持手段２０２，２１２，２２２，２３
２，２４２，２５２，２６２，２７２とデータの
空／塞を判定する論理手段とからなる。転送制御
としては転送制御部１１，３１，４１および６１
と同様のハンドシエイク制御を行う。全体動作に
ついては、データがDATA INに転送制御パルス
がＣ INに与えられると転送制御部２０１では
NORゲート２９１および２９２の出力により転
送制御部２１１および２７１が空き状態であるか
否かを検知し、転送制御部２７１が塞り状態の場
合は転送制御部２１１に転送制御パルスを伝送
し、転送制御部２７１が空き状態の場合は出口側
の転送制御部２７１に転送制御パルスを伝送す
る。転送制御部２１１に該パルスが伝送された場
合は転送制御部２１１でも同様に転送制御部２２
１および２６１にデータが存在するか否かを
NORゲート２９３等で検知し前述と同様に動作
する。このようにデータ量に応じてデータ伝送路
の段数が可変にすることができ、システムの規模
に応じて総段数を決定すればデータの溢れを防止
することができる。MIDES２００および３００
からの出力信号であるEMPTY１およびEMPTY
２は、当該MIDESへの書き込み可能状態を表す
信号であり、該出力信号が書き込み可能状態を示
しかつ送信許可状態を示している場合に限り、
MIDESへの入力が可能である。
競合検知部７０はＤタイプフリツプフロツプ７
１および７２とインバータ７３および７４と
ANDゲート７５および７６とから構成される。
調停制御部８０はNANDゲート８１，８２，８
３および８４とANDゲート８５および８６とＤ
タイプフリツプフロツプ８７および８８とNOR
ゲート８９および９０とから構成される。
１および７２とインバータ７３および７４と
ANDゲート７５および７６とから構成される。
調停制御部８０はNANDゲート８１，８２，８
３および８４とANDゲート８５および８６とＤ
タイプフリツプフロツプ８７および８８とNOR
ゲート８９および９０とから構成される。
次に、第２図に示した実施例の動作について説
明する。初期状態において、リセツト信号が転送
制御部１１，２１，３１，４１，５１，６１およ
び１０１とANDゲート７５，７６，８５および
８６とNANDゲート８２および８３とMIDES２
００および３００とに与えられる。それによつ
て、転送制御部１１，２１，３１，４１，５１お
よび６１がそれぞれ初期リセツトされ、それぞれ
のQ1出力が“Ｈ”レベルになり、Q2出力も
“Ｈ”レベルになる。転送制御部１０１がリセツ
トされるQ1出力は“Ｈ”レベルになり、Q2出力
は“Ｌ”になる。転送制御部２１および５１は、
インヒビツト信号により次段へのデータ伝送を禁
止することができる。MIDES２００および３０
０の転送制御部では初期リセツトされるとQ1出
力は“Ｈ”レベルになり、Q2出力は“Ｌ”にな
る。また、NANDゲート８２はリセツト信号に
より出力が“Ｈ”となり、フリツプフロツプを構
成しているNANDゲート８１に入力される。
NANDゲート８１の残りの入力は、転送制御部
２１，３１，５１および６１がリセツトされてい
るので全て“Ｈ”となりNANDゲート８１の出
力は“Ｌ”となりNANDゲート８１および８２
で構成された前段のフリツプフロツプは安定す
る。NANDゲート８３および８４で構成された
後段のフリツプフロツプは前段の出力を受けると
共にNANDゲート８３にリセツト信号が入力さ
れているためNANDゲート８３の出力は“Ｈ”
となり、NANDゲート８４の出力は“Ｌ”とな
り後段のフリツプフロツプも安定する。NAND
ゲート８３の出力はNORゲート８９の入力に与
えられたことによりNORゲート８９の出力は
“Ｌ”となり伝送路１００へのデータ伝送を禁止
状態とする。NANDゲート８４の出力はNORゲ
ート９０の入力に与えられたことによりNORゲ
ートの出力は“Ｈ”となり伝送路１００へのデー
タ伝送を可能とする。
明する。初期状態において、リセツト信号が転送
制御部１１，２１，３１，４１，５１，６１およ
び１０１とANDゲート７５，７６，８５および
８６とNANDゲート８２および８３とMIDES２
００および３００とに与えられる。それによつ
て、転送制御部１１，２１，３１，４１，５１お
よび６１がそれぞれ初期リセツトされ、それぞれ
のQ1出力が“Ｈ”レベルになり、Q2出力も
“Ｈ”レベルになる。転送制御部１０１がリセツ
トされるQ1出力は“Ｈ”レベルになり、Q2出力
は“Ｌ”になる。転送制御部２１および５１は、
インヒビツト信号により次段へのデータ伝送を禁
止することができる。MIDES２００および３０
０の転送制御部では初期リセツトされるとQ1出
力は“Ｈ”レベルになり、Q2出力は“Ｌ”にな
る。また、NANDゲート８２はリセツト信号に
より出力が“Ｈ”となり、フリツプフロツプを構
成しているNANDゲート８１に入力される。
NANDゲート８１の残りの入力は、転送制御部
２１，３１，５１および６１がリセツトされてい
るので全て“Ｈ”となりNANDゲート８１の出
力は“Ｌ”となりNANDゲート８１および８２
で構成された前段のフリツプフロツプは安定す
る。NANDゲート８３および８４で構成された
後段のフリツプフロツプは前段の出力を受けると
共にNANDゲート８３にリセツト信号が入力さ
れているためNANDゲート８３の出力は“Ｈ”
となり、NANDゲート８４の出力は“Ｌ”とな
り後段のフリツプフロツプも安定する。NAND
ゲート８３の出力はNORゲート８９の入力に与
えられたことによりNORゲート８９の出力は
“Ｌ”となり伝送路１００へのデータ伝送を禁止
状態とする。NANDゲート８４の出力はNORゲ
ート９０の入力に与えられたことによりNORゲ
ートの出力は“Ｈ”となり伝送路１００へのデー
タ伝送を可能とする。
この状態において、データ１およびパルス信号
Ｃ１０がそれぞれMIDES２００を介してデータ
保持手段１２におよび転送制御部１１に与えられ
ると、転送制御部２１のQ2出力が“Ｈ”である
ため、転送制御部１１は該Q1出力を“Ｌ”レベ
ルにして、転送制御部２１に伝達するとともにデ
ータ保持手段１２のクロツクパルスとなりデータ
１の内容をデータ保持手段１２のQiに出力する。
転送制御部２１は転送制御部３１のQ2出力が
“Ｈ”であるため、そのQ1出力を“Ｌ”レベルに
し、転送制御部２１のQ1出力が転送制御部３１
に伝達されるとともにデータ保持手段２２のクロ
ツクパルスとなりデータ保持手段１２のQiの内
容をデータ保持手段２２のQiに出力する。また
転送制御部２１のQ1出力および転送制御部３１
のQ2出力はNANDゲート８１の入力となり、
NANDゲート８１の出力を“Ｈ”から“Ｌ”に
変化させこの出力は、NANDゲート８２および
８３の入力となる。NANDゲート８２は入力が
“Ｌ”になつたことにより出力が“Ｈ”となり前
段のフリツプフロツプを安定させる。また、
NANDゲート８３の出力を“Ｈ”から“Ｌ”に
変化させこの出力は、NANDゲート８４の入力
となる。NANDゲート８４は入力が“Ｌ”にな
つたことにより出力が“Ｈ”となり後段のフリツ
プフロツプを安定させる。NANDゲート８３の
出力“Ｌ”はNORゲート８９の入力となり、転
送制御部１０１からの送信許可信号をアクテイブ
としたことにより転送制御部３１のQ1出力を
“Ｌ”レベルにし転送制御部１０１に伝達され送
信許可信号AKが“Ｈ”の場合は転送制御部１０
１のQ1出力は“Ｌ”となると共にデータ保持手
段１０２のクロツクパルスとなりデータ保持手段
１０２のDiの内容がQiに出力される。転送制御
部３１から転送制御部１０１に出力されている期
間は、NANDゲート８４の出力“Ｈ”が後段の
フリツプフロツプ出力として保持されてNORゲ
ート９０に入力されるのでNORゲート９０の出
力は“Ｌ”を保持し、転送制御部６１から転送制
御部１０１への出力を禁止するとともに、転送制
御部３１の出力でＤタイプフリツプフロツプ８８
の出力を“Ｌ”とすることによりデータ保持手段
６２の出力Qiをハイインピーダンスにしデータ
保持手段３２のQi出力と衝突しないようにして
いる。
Ｃ１０がそれぞれMIDES２００を介してデータ
保持手段１２におよび転送制御部１１に与えられ
ると、転送制御部２１のQ2出力が“Ｈ”である
ため、転送制御部１１は該Q1出力を“Ｌ”レベ
ルにして、転送制御部２１に伝達するとともにデ
ータ保持手段１２のクロツクパルスとなりデータ
１の内容をデータ保持手段１２のQiに出力する。
転送制御部２１は転送制御部３１のQ2出力が
“Ｈ”であるため、そのQ1出力を“Ｌ”レベルに
し、転送制御部２１のQ1出力が転送制御部３１
に伝達されるとともにデータ保持手段２２のクロ
ツクパルスとなりデータ保持手段１２のQiの内
容をデータ保持手段２２のQiに出力する。また
転送制御部２１のQ1出力および転送制御部３１
のQ2出力はNANDゲート８１の入力となり、
NANDゲート８１の出力を“Ｈ”から“Ｌ”に
変化させこの出力は、NANDゲート８２および
８３の入力となる。NANDゲート８２は入力が
“Ｌ”になつたことにより出力が“Ｈ”となり前
段のフリツプフロツプを安定させる。また、
NANDゲート８３の出力を“Ｈ”から“Ｌ”に
変化させこの出力は、NANDゲート８４の入力
となる。NANDゲート８４は入力が“Ｌ”にな
つたことにより出力が“Ｈ”となり後段のフリツ
プフロツプを安定させる。NANDゲート８３の
出力“Ｌ”はNORゲート８９の入力となり、転
送制御部１０１からの送信許可信号をアクテイブ
としたことにより転送制御部３１のQ1出力を
“Ｌ”レベルにし転送制御部１０１に伝達され送
信許可信号AKが“Ｈ”の場合は転送制御部１０
１のQ1出力は“Ｌ”となると共にデータ保持手
段１０２のクロツクパルスとなりデータ保持手段
１０２のDiの内容がQiに出力される。転送制御
部３１から転送制御部１０１に出力されている期
間は、NANDゲート８４の出力“Ｈ”が後段の
フリツプフロツプ出力として保持されてNORゲ
ート９０に入力されるのでNORゲート９０の出
力は“Ｌ”を保持し、転送制御部６１から転送制
御部１０１への出力を禁止するとともに、転送制
御部３１の出力でＤタイプフリツプフロツプ８８
の出力を“Ｌ”とすることによりデータ保持手段
６２の出力Qiをハイインピーダンスにしデータ
保持手段３２のQi出力と衝突しないようにして
いる。
次に、データ２′およびパルス信号Ｃ２０が
MIDES３００に与えられた場合は上記のデータ
１′の入力に伴う動作説明と全く同様であるので
省略する。
MIDES３００に与えられた場合は上記のデータ
１′の入力に伴う動作説明と全く同様であるので
省略する。
次に、初期状態の後MIDES３００からの出力
であるデータ２がMIDES２００からの出力であ
るデータ１にくらべ少し遅れてデータ伝送路４０
に出力された場合について説明する。データ１お
よびパルス信号Ｃ１１がMIDES２００を介して
それぞれデータ保持手段１２および転送制御部１
１に与えられるとともにインバータ７３に与えら
れ、パルス信号Ｃ１１が“Ｌ”から“Ｈ”へ再び
戻るまでにデータ１よりやや遅れてMIDES３０
０からの出力であるデータ２がデータ保持手段４
２に与えられ、パルス信号Ｃ２１が転送制御部４
１に与えられるとＤタイプフリツプフロツプ７２
のＤ入力は“Ｌ”であるので、パルス信号Ｃ１１
が“Ｌ”から“Ｈ”へ再び戻る時Ｄタイプフリツ
プフロツプ７２のＱ出力は“Ｌ”となり転送制御
部５１まで伝送されたパルスを転送制御部６１に
送らず転送制御部５１で停止させる。転送制御部
１１のQ1出力が転送制御部２１に伝送されると
ANDゲート７６の出力が“Ｌ”となりＤタイプ
フリツプフロツプ７２のＱ出力をセツトし、転送
制御部５１で停止したパルスが再び転送を許可さ
れ転送制御部６１に伝送される。データ１がデー
タ２よりもやや遅れてMIDES２００より出力さ
れた場合も全く同様に説明できるので省略する。
このようにデータ１およびデータ２が競合して
MIDES２００および３００より出力された場合
は、NANDゲート８１および８２のフリツプフ
ロツプおよびNANDゲート８３および８４のフ
リツプフロツプによつて遅く入力されたデータを
一時停止させる。
であるデータ２がMIDES２００からの出力であ
るデータ１にくらべ少し遅れてデータ伝送路４０
に出力された場合について説明する。データ１お
よびパルス信号Ｃ１１がMIDES２００を介して
それぞれデータ保持手段１２および転送制御部１
１に与えられるとともにインバータ７３に与えら
れ、パルス信号Ｃ１１が“Ｌ”から“Ｈ”へ再び
戻るまでにデータ１よりやや遅れてMIDES３０
０からの出力であるデータ２がデータ保持手段４
２に与えられ、パルス信号Ｃ２１が転送制御部４
１に与えられるとＤタイプフリツプフロツプ７２
のＤ入力は“Ｌ”であるので、パルス信号Ｃ１１
が“Ｌ”から“Ｈ”へ再び戻る時Ｄタイプフリツ
プフロツプ７２のＱ出力は“Ｌ”となり転送制御
部５１まで伝送されたパルスを転送制御部６１に
送らず転送制御部５１で停止させる。転送制御部
１１のQ1出力が転送制御部２１に伝送されると
ANDゲート７６の出力が“Ｌ”となりＤタイプ
フリツプフロツプ７２のＱ出力をセツトし、転送
制御部５１で停止したパルスが再び転送を許可さ
れ転送制御部６１に伝送される。データ１がデー
タ２よりもやや遅れてMIDES２００より出力さ
れた場合も全く同様に説明できるので省略する。
このようにデータ１およびデータ２が競合して
MIDES２００および３００より出力された場合
は、NANDゲート８１および８２のフリツプフ
ロツプおよびNANDゲート８３および８４のフ
リツプフロツプによつて遅く入力されたデータを
一時停止させる。
上述のごとく、この実施例によれば、出力側の
伝送路１００が空いている状態において、片側の
伝送路上にのみデータが存在する場合は当該伝送
路上のデータが順次出力される。また、両伝送路
上にデータが存在しかつ各々がデータ伝送路の最
大転送能力で伝送されてきた場合には、データ伝
送路１００が処理しきれないためデータ伝送路３
０，２０，１０およびMIDES２００そしてデー
タ伝送路６０，５０，４０およびMIDES３００
にデータを一時記憶するとともに、データ伝送路
１００からの送信許可信号AKに応じてデータ伝
送路３０およびデータ伝送路６０が交互に各伝送
路上のデータをデータ伝送路１００へ伝送する。
伝送路１００が空いている状態において、片側の
伝送路上にのみデータが存在する場合は当該伝送
路上のデータが順次出力される。また、両伝送路
上にデータが存在しかつ各々がデータ伝送路の最
大転送能力で伝送されてきた場合には、データ伝
送路１００が処理しきれないためデータ伝送路３
０，２０，１０およびMIDES２００そしてデー
タ伝送路６０，５０，４０およびMIDES３００
にデータを一時記憶するとともに、データ伝送路
１００からの送信許可信号AKに応じてデータ伝
送路３０およびデータ伝送路６０が交互に各伝送
路上のデータをデータ伝送路１００へ伝送する。
［発明の効果］
以上のように、この発明によれば、複数の並列
な伝送路のデータが任意な時間間隔でかつお互い
に非同期に伝送されてきた場合でも、出力側のデ
ータ伝送路から送信許可信号が送られてきたこと
に応じて、調停制御部で調停を行うことにより、
伝送路の物理的収容能力の限界まで受理し、かつ
調停制御に要する遅延時間が全くなく出力側伝送
路に順次伝送させることができる。したがつて高
速伝送とともに信頼性の高い調停機構が実現でき
る。
な伝送路のデータが任意な時間間隔でかつお互い
に非同期に伝送されてきた場合でも、出力側のデ
ータ伝送路から送信許可信号が送られてきたこと
に応じて、調停制御部で調停を行うことにより、
伝送路の物理的収容能力の限界まで受理し、かつ
調停制御に要する遅延時間が全くなく出力側伝送
路に順次伝送させることができる。したがつて高
速伝送とともに信頼性の高い調停機構が実現でき
る。
第１図はこの発明の一実施例の概略ブロツク図
である。第２図は２つのデータ伝送路から送られ
てきたデータを出力側のデータ伝送路に伝送する
例の詳細な回路図である。第３図はMIDESのブ
ロツク図である。第４図、第５図および第６図は
転送制御部の一実施例の回路図である。 図において、１０，２０，３０，４０，５０，
６０，１００はデータ伝送路、７０は競合検知
部、８０は調停制御部、２００，３００は
MIDES、１１，２１，３１，４１，５１，６１，
１０１は転送制御部、１２，２２，３２，４２，
５２，６２，１０２はデータ保持手段、７１，７
２，８７，８８はＤタイプフリツプフロツプ、７
３，７４はインバータ、７５，７６，８５，８６
はANDゲート、８１，８２，８３，８４は
NANDゲート、８９，９０はNORゲートを示
す。
である。第２図は２つのデータ伝送路から送られ
てきたデータを出力側のデータ伝送路に伝送する
例の詳細な回路図である。第３図はMIDESのブ
ロツク図である。第４図、第５図および第６図は
転送制御部の一実施例の回路図である。 図において、１０，２０，３０，４０，５０，
６０，１００はデータ伝送路、７０は競合検知
部、８０は調停制御部、２００，３００は
MIDES、１１，２１，３１，４１，５１，６１，
１０１は転送制御部、１２，２２，３２，４２，
５２，６２，１０２はデータ保持手段、７１，７
２，８７，８８はＤタイプフリツプフロツプ、７
３，７４はインバータ、７５，７６，８５，８６
はANDゲート、８１，８２，８３，８４は
NANDゲート、８９，９０はNORゲートを示
す。
Claims (1)
- 【特許請求の範囲】 １ 複数の並列な入力側伝送路を介して伝送され
てきた複数のデータを直列的に出力側伝送路に伝
送するデータ伝送装置であつて、 前記複数の並列な入力側伝送路が最少遅延エラ
ステイク緩衝機構（Minimum Delay Elastic
Store。以下MIDESと呼ぶ）手段を備え、 前記複数の並列な入力側伝送路のうち任意の２
組の伝送路上に２組のデータが存在し、かつ該２
組のデータの到着時間差が一定時間差の範囲内に
あるか否かを検知し、前記２組のデータの到着時
間差が前記一定時間差の範囲外であれば時間調整
を行わず、範囲内であれば時間調整を行つて前記
一定時間差の範囲外になるように到着の遅い方の
データを遅延させる競合検知手段、および、 前記出力側伝送路から送信許可信号が送られて
きたことに応じて、前記複数の並列な入力側伝送
路のそれぞれのデータの混み具合により、データ
出力順を調停し、データを前記出力側伝送路に伝
送する調停制御手段を備えたことを特徴とするデ
ータ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265742A JPH01108662A (ja) | 1987-10-20 | 1987-10-20 | データ伝送装置 |
| US07/260,068 US4985890A (en) | 1987-10-20 | 1988-10-20 | Data transmission unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265742A JPH01108662A (ja) | 1987-10-20 | 1987-10-20 | データ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108662A JPH01108662A (ja) | 1989-04-25 |
| JPH0562789B2 true JPH0562789B2 (ja) | 1993-09-09 |
Family
ID=17421365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62265742A Granted JPH01108662A (ja) | 1987-10-20 | 1987-10-20 | データ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01108662A (ja) |
-
1987
- 1987-10-20 JP JP62265742A patent/JPH01108662A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01108662A (ja) | 1989-04-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |