JPH01108689A - 多角形ぬりつぶし制御装置 - Google Patents
多角形ぬりつぶし制御装置Info
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- JPH01108689A JPH01108689A JP62266856A JP26685687A JPH01108689A JP H01108689 A JPH01108689 A JP H01108689A JP 62266856 A JP62266856 A JP 62266856A JP 26685687 A JP26685687 A JP 26685687A JP H01108689 A JPH01108689 A JP H01108689A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〈産業上の利用分野〉
この発明は多角形ぬりつぶし制御装置に関し、ざらに詳
細にいえば、直線補間演算器（以下、ＤＤＡと略称する
）の演算動作を停止させることなく、メモリに対する多
角形ぬりつぶしデータの川込みを行なわせることができ
る新規な多角形ぬりつぶし制御装置を提供することを目
的としている。 〈従来の技術、および発明が解決しようとする問題点〉 従来からグラフィック・デイスプレィ装置においては、
画像メモリ容量を大きくする必要があり、しかも全体ど
して安価にする必要があるので、スタティックランダム
アクセスメモリ（以下、ＳＲＡＭと略称する）は殆ど使
用されでおらず、ダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭと略称する）が−船釣に使用されでい
る。 しかし、ＤＲＡＭを画像メモリとして使用した場合には
、画素データを生成するＤＤＡの処理所要時間が一般的
に１画素当り４０〜６０ ｎ５ｃ（程度（王丁［、ロジ
ックによりＤＤＡを構成した場合の達成可能な上限速度
）であるのに、ＤＲＡＭに対するアクセス所要時間が２
３０〜４００ ｎ５ｅｃ程度であるから、多角形ぬりつ
ぶしに必要な全両県データを画像メモリに書込む間にお
いて、ＤＤへの演算動作を頻繁に停止しな
細にいえば、直線補間演算器（以下、ＤＤＡと略称する
）の演算動作を停止させることなく、メモリに対する多
角形ぬりつぶしデータの川込みを行なわせることができ
る新規な多角形ぬりつぶし制御装置を提供することを目
的としている。 〈従来の技術、および発明が解決しようとする問題点〉 従来からグラフィック・デイスプレィ装置においては、
画像メモリ容量を大きくする必要があり、しかも全体ど
して安価にする必要があるので、スタティックランダム
アクセスメモリ（以下、ＳＲＡＭと略称する）は殆ど使
用されでおらず、ダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭと略称する）が−船釣に使用されでい
る。 しかし、ＤＲＡＭを画像メモリとして使用した場合には
、画素データを生成するＤＤＡの処理所要時間が一般的
に１画素当り４０〜６０ ｎ５ｃ（程度（王丁［、ロジ
ックによりＤＤＡを構成した場合の達成可能な上限速度
）であるのに、ＤＲＡＭに対するアクセス所要時間が２
３０〜４００ ｎ５ｅｃ程度であるから、多角形ぬりつ
ぶしに必要な全両県データを画像メモリに書込む間にお
いて、ＤＤへの演算動作を頻繁に停止しな
【ノればなら
ないことになり、画像メモリに対するぬりつぶし画素デ
ータの書込み所要時間が長くなって、結果的にぬりつぶ
し処理が施された画像の表示に必要な時間が著しく長く
なってしまうという問題がある。 このような問題を解洲さＵるために、ラスタスギ１７ン
型グラフイツク・デイスプレィ装置において、第８図Ａ
に示すように、上位プ１コセッナ（図示せず）から供給
される多角形の頂点データを入力として、各座標値毎に
除算器（Ｒ１） 、および加算器（１７２）により、互
に対向する２辺の直線補間演算を行ない、直線補間演算
結果に基いて得られた線分の端点座標値を、ぬりつぶし
画素データ生成のためのＤ Ｄ Ａ （１７３）に供給
している。そして、第８図Ｂに示づように、Ｄ Ｄ Ａ
（１７３）から出力されるぬりつぶし画素データを、
スキャンラインに沿って所定数だけ一時的に保持するバ
ッファメモリ（１７４ａ）（１７４ｂ）を設けるととも
に、各バッファメモリから出力される所定数の画素デー
タが書込まれる画像メモリ（以下、フレームメモリと称
呼する） （１７５）を設ｃノ、ざらに、上記バッファ
メモリ（１７４ａ）（１７４ｂ）の切替えを制御すると
ともに、フレームメモリ（１７５）にＺＩシてメモリタ
イミング信号を供給するタイミング制御回路（１７６）
を設（）た構成のもの（以下、ダブルバッファ方式と略
称する）が提供さ・れている。尚、（１７７）は汎用プ
ロセッサであり、（１７ｇ）はメモリであり、（１７９
）はＩ１０インターフェースである。 上記ダブルバッファ方式について詳細に説明すると、各
バッファメモリはそれぞれ１スキヤンライン方向に８画
素分のデータを保持できるようにしたものが一般的であ
るから、この構成に基いて説明する。 このダブルバッファ方式においては、一方のバッファメ
モリに対してＤ Ｄ Ａ （１７３）から出力されるぬ
りつぶし画素データを供給している間において、他方の
バッファメモリに保持されていた最大８画素分のデータ
を一括してフレームメモリ（１７５）に供給するように
している。 したがって、Ｄ Ｄ Ａ （１７３）により８画素分の
データを生成するための所要ＦｆＩ間が約４００ ｎ５
ｅｃとなり、フレームメモリ（１７５）に対するデータ
書込み所要時間も最大で約４００ ｎ５ｅｃとなり、ス
キャンライン方向のぬりつぶし画素データの生成速度と
フレームメモリに対する書込み速度とが１画素当りに換
算してほぼ等しくなるので、Ｄ Ｄ Ａ （１７３）を
殆ど停止させることなく、多角形のぬりつぶしを行なう
ことができる。 しかし、Ｄ Ｄ Ａ （１７３）を殆ど停止させること
なく画素データを生成させた場合であっても、多角形を
ぬりつぶすためには、著しく多数の画素データの生成を
行なうことが必要になるので、リアルタイム性を重視す
るグラフィック・デイスプレィ装置においては、不十分
な多角形ぬりつぶし速度しか達成することができないと
いう問題がある。 さらに詳細に説明覆ると、第９図に示すように、任意方
向に傾斜した２０Ｘ２０画素の多角形について考えた場
合、Ｄ Ｄ Ａ （１７３）を殆ど停止させることなく
画素データを生成さゼ、フレームメモリ（１７５）に書
込むことができれば、ぬりつぶしを伴なわないワイヤフ
レーム表示を行なう場合には、８０画素分のデータを生
成してフレームメモリ（１７５）に書込むだけでよいの
に対して、ぬりつぶしを伴なう表示を行なう場合には、
４００画素分のデータを生成してフレームメモリに書込
まな１ノればならず、単純計算を行なえば、必要な時間
が５倍になってしまうことになるのである。そして、所
要時間の差は、描画する多角形の大きさの２乗に比例し
て変化することになる。したがって、リアルタイム性を
重視する要請が強い場合には、表示図形の不自然さを我
慢して、ワイヤフレーム表示を行なうようにしている。 このような問題点を解消し、ぬりつぶし多角形の表示を
、リアルタイム性を確保した状態で行なわせようとすれ
ば、ＯＤ Ａ （１７３）による画素データ生成速度を
向上させればよいのであるが、Ｔ Ｔ ｌ−ロジックに
より構成されたＤ Ｄ Ａ （１７３）の上限速度は、
上述のように４０〜５ Ｑ ｎ５ｅＣ程度であるから、
ＯＤ Ａ （１７３）を全く停止させることなくぬりつ
ぶしを行なわせた場合であっても、第９図に示す多角形
に換算して毎秒６２５００〜４１６００ポリゴンの描画
速度しか達成することができず、実際には、画素データ
入出力等のオーバーヘッドを考慮すれば、毎秒５０００
０〜３３０００ポリゴン程度の描画速度しか達成するこ
とができず、３次元隠面処理、シェーディング処理等を
行なう場合を考えれば、さらに低い描画速度しか達成す
ることができないのである。 ゛また、ＥＣＬ
ロジックにより構成されたＯＤＡを使用すれば、画素デ
ータ生成の上限速度を向上させることができるのである
が、ＥＣＬロジックでＤＤＡを構成すれば、構成が大型
化するのみならず、消費電力が著しく増加する等の不都
合が発生し、さらには、ノイズの影響を受は易くなると
いう不都合が発生するので、−船釣には、採用されてい
ない。 〈発明の目的〉 この発明は上記の問題点に鑑みてなされたものであり、
［）ＤＡによる画素データ生成速度よりも早い換算速度
でスキャンラインに沿う線分のぬりつぶし画素データを
生成し、画像メモリに書込むことができる多角形ぬりつ
ぶし！ＩＪ御装置を提供することを目的としている。 く問題点を解決するための手段〉 上記の目的を達成するための、この発明の多角形ぬりつ
ぶし制御装置は、画像メモリを複数のブロックメモリで
構成するとともに、スキャンラインに沿う互に異なる線
分に対応するぬりつぶし画素データを生成する複数のＯ
ＤＡを設け、ＯＤＡから出力される座標データに対応し
て該当するブロックメモリへの画素データの書込みを行
なわせる制御信号を生成するタイミング制御手段、およ
び分解された線分のスキャンラインと直交する方向の座
標データに対応して該当するＤＤＡを動作させる制御信
号を生成するＤＤＡ制御手段を設（）ている。 但し、上記ＯＤＡにより生成される画素データのブロッ
クメモリへの書込みが、ダブルバッファメモリを介して
行なわれるものであることが好ましい。 また、上記１個のＯＤＡに対応させて複数個のブロック
メモリを割当てているとともに、タイミング制御手段が
、１個のＤＤＡにより生成される画素データを順次異な
るブロックメモリに占込む状態を選択するものであるこ
とが一層好ましい。 さらに、上記タイミング制御手段としては、スキャン方
向の座標データについては、ダブルバッファメモリの容
量に対応する下位所定桁が変化するタイミングで制御信
号を生成し、スキャン方向と直角な方向の座標データに
ついては、最も最下位桁が変化するタイミングで制御信
号を生成するものであることが好ましい。 さらには、画像メモリとしては、デュアルポートダイナ
ミックランダムアクセスメモリであることが好ましい。 〈作用〉 以上の構成の多角形ぬりつぶし制御ｌ装置であれば、Ｏ
ＤＡを用いて多角形をスキャンラインに沿う線分に分解
し、各線分毎にぬりつぶし画素データを生成して画像メ
モリに書込む場合において、画像メモリを複数のブロッ
クメモリで構成しておくとともに、スキャンラインに沿
う互に異なる線分に対応するぬりつぶし画素データを生
成する複数のＯＤＡを設け、ＤＤＡから出力される座標
データに対応して該当するブロックメモリへの画素デー
タの書込みを行なねじる制御信号を生成するタイミング
制御手段を設けているので、ＤＤＡ制御手段から出力さ
れる制御信号に基いて、各ＯＤＡにおいて、スキャンラ
インに沿う互に異なる線分を構成する画素データを同時
に生成し、タイミング制御手段により生成される制御信
号に基いて対応するブロックメモリにぬりつぶし画素デ
ータを書込むことができる。 したがって、複数のＤＤＡにより同時に生成されるぬり
つぶし画素データを同時に、それぞれ該当するブロック
メモリに書込むことができ、１画素当りのデータ生成所
要時間、およびデータ書込み所要ＦＲ間を短縮して、全
体としての多角形ぬりつぶし速度を向上させ、ぬりつぶ
し図形表示のリアルタイム化を達成することができる。 そして、上記ＤＤＡにより生成される画素データのブロ
ックメモリへの書込みが、ダブルバッファメモリを介し
て行なわれる場合には、各ＯＤＡによる画素データ生成
速度と、１画素当りの画像メモリへの画素データ書込み
速度とを一致させることができる。 また、１個のＯＤＡに対応させて複数個のブロックメモ
リを割当てているとともに、タイミング制御手段が、１
個のＯＤＡにより生成される画素データを順次異なるブ
ロックメモリに書込む状態を選択するものである場合に
は、ブロックメモリに対するデータ書込み所要ＦＲ間が
長くても、全体としてみた場合における１画素当りのデ
ータ書込み速度をＤＤＡの画素データ生成速度と一致さ
せることができる。 さらに、上記タイミング制御手段が、スキャン方向の座
標データについては、ダブルバッフ７メモリの容量に対
応する下位所定桁が変化するタイミングで制御信号を生
成し、スキャン方向と直角な方向の座標データについて
は、最も最下位桁が変化するタイミングで制御信号を生
成するものである場合には、スキャン方向に連続する画
素データが生成される状態において、スキャン方向の座
標データの下位桁をデコードしてダブルバッフ１メモリ
の切替えを行なわせるので、全体として画像メモリに対
するデータ書込み速度を向上させることができ、逆に、
スキャン方向が変化した状態で、該当するスキャンライ
ン方向に連続する画素データが生成される場合には、ス
キャン方向と直角な方向の座標データのＦ位桁をデコー
ドしてダブルバッファの選択を行なわせるので、次に同
一のダブルバッファが選択されるまでの間に画像メモリ
に対するデータ書込みを行なわせることが可能となり、
全体として画像メモリに対するデータ書込み速度を向上
させることができる。 また、上記画像メモリがデュアルポートダイナミックラ
ンダムアクセスメモリである場合には、画像メモリから
のデータ読出しに伴なうデータ書込みの禁止時間を大巾
に減少させることができるほか、上記と同様の作用を達
成することができる。 さらに詳細に説明すると、ＤＤＡによる演算所要時間が
ｔｌであり、画像メモリに対するデータ書込み所要時間
がｔ２ （但し、ｔ２ ＝ｎｔｌ ）であれば、画像
メモリをｎ個のブロックメモリで構成し、各ブロックメ
モリに対応させてダブルバッファメモリ、およびタイミ
ング制御手段を設けておくことにより、ＯＤＡによる演
算動作を停止させることなく、ダブルバッファメモリか
ら対応するブロックメモリにデータを供給することによ
り、高速に画像メモリに対するデータの書込みを行なわ
せることができる。即ち、多角形ぬりつぶしを行なう場
合には、ＯＤＡからスキャンライン方向に連続する画素
データが順次生成されるのであるから、そのスキャンラ
インに対応するダブルバッファメモリに対して順次所定
数の画素データを供給し、所定数の画素データが供給さ
れた場合には、ダブルバッファメモリを切替えて、再び
所定数の画素データを供給することができる。そして、
−・方のバッファメモリに画素データを供給している間
に他方のバッファメモリからブロックメモリに対して所
定数の画素データを一括して供給することができる。こ
の結果、ＯＤＡを常時動作させ続けながら画像メモリに
対するデータの書込みをも連続的に行なわせることがで
きる。 しかし、このようにダブルバッファメモリを介在させる
構成を採用した場合には、ブロックメモリに対する１画
素当りに換算した画素データ書込み所要時間をＤＤＡに
よる画素データ生成時間と等しくすることができるだけ
であり、多角形ぬりつぶし速度の限界がＯＤＡによる画
素データ生成速度によって制約されることになる。この
問題点を考慮して、画像メモリを複数個のブロックメモ
リで構成し、しかも、スキャンラインに沿う互に異なる
線分に対応するぬりつぶし画素データを生成するＤＤＡ
を複数個設け、さらに、ＯＤＡから出力される座標デー
タに対応して該当するブロックメモリへの画素データの
書込みを行なわせる制御信号を生成するタイミング制御
手段、および分解された線分のスキャンラインと直交す
る方向の座標データに対応して該当するＤＤＡを動作さ
せる制御信号を生成するＤＤΔ制御手段を設けているの
で、複数のＤＤＡにより互に異なるスキャンラインに沿
うぬりつぶし画素データを同時に生成することができ、
同時に生成されたぬりつぶし画素データについて、タイ
ミング制御手段から出力される制御信号に基いて各ＤＤ
Ａによる画素デー夕生成速度と等しい速瓜で該当するブ
ロックメモリに対してぬりつぶし画素データを書込むこ
とができるので、全体としてぬりつぶし画素データの１
画素当りに換算した生成速度、およびブロックメモリに
対する書込み速度を、ＤＤＡの画素データ生成速度より
も著しく向上させることができ、多角形ぬりつぶし表示
のリアルタイム性を達成することができる。 〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。 第１図はこの発明の多角形ぬりつぶし制御装置の一実施
例の一部を示すブロック図であり、２辺のｘ、ｙ、ｚ値
、およびインデックス値（以下、■値と略称する）に対
応する辺補間回路（ｉｉ）（ｉ２）・・・（１４）（２
１）（２２）・・・（２４）と、上記辺補間回路（１１
）（１２）・・・（１４Ｈ２１）（２２）・・・（２４
）から出力されるｘ、ｙ値を入力とする１対のＤ Ｄ
Ａ （３１ａ０３１ｂ）と、上記辺補間回路Ｈ）（１２
）・・・（１４） （２１）（２２）・・・（２４）か
ら出力されるｚ値、■値をそれぞれ入力とする１対ず
１７ 一 つのＯＤ Ａ （３２ａ）（３２ｂ）（３３ａ）（３３
ｂ）と、描画コマンドデータを取込むためのＩ１０イン
ターフェース（４１）と、辺選択処理、辺補間データを
供給するＤＤＡの選択処理等を行なうプロセッサ（４２
）と、メモリ（４３）とから構成されている。 尚、上記各辺補間回路、ＯＤＡは、それぞれ除算回路と
、除算結果を累積加算する加算回路とから構成され、各
補間処理を並行させて遂行することができるようにして
いる。 また、上記プロセッサ（４２）は、図示しない上位プロ
セッサから伝送された頂点データに基いて、直線補間を
行なうべき２辺を選択するとともに、各辺補間回路（１
２）（２２）から出力される補間データに基いてスキャ
ンラインに対応するＤＤＡを選択し、互に異なるスキャ
ンラインに対応する線分の直線補間を行なわせるもので
ある。具体的には、例えば、後述する第２図の構成を採
用する場合には、上記補間データのＦ３桁目の内容が変
化する毎に互に異なるＤＤＡを選択するようにしている
。 第２図はＤＤＡにより生成されたぬりつぶし画素データ
を画像メモリに書込むための構成を示すブロック図であ
り、画像メモリ（５）をそれぞれＤＲＡＭからなる４つ
のブロックメモリ（５１）（５２）・・・（５４）で構
成しであるとともに、各ブロックメモリに対応させてダ
ブルバッファメモリ（６１０６２）・・・（６４）、お
よびタイミング制御回路（７１）（７２）・・・（７４
）を設け、Ｄ Ｄ Ａ （３）から出力されるぬりつぶ
し画素データを上記ダブルバッファメモリ（６１）（６
２）・・・（６４）に供給している。 上記各ダブルバッフ７メモリは、１×８画素の容口を有
する１対のバッファメモリから４１！Ｉ成されており、
Ｄ Ｄ Ａ （３］から出力されるぬりつぶし画素デー
タを８画素分だけ一方のバッファメモリに保持している
間に、他方のバッファメモリに保持されている８画素分
のぬりつぶし画素データを一括して該当するブロックメ
モリに書込むことができるようにしている。 上記各タイミング制御回路は、ＯＤ Ａ （３１から出
力されるＸ、Ｘ座標値の下位所定桁をデコードし、デコ
ードデータに基いてダブルバッファメモリ切替信号、ダ
ブルバッファメモリ選択信号、およびブロックメモリ選
択信号を生成するものであり、選択されたダブルバッフ
ァメモリの一方のバッファメモリに対してＯＤ Ａ （
３１から出力されるぬりつぶし画素データを供給すると
ともに、他方のバッファメモリに保持されているぬりつ
ぶし画素データを一括して選択されたブロックメモリに
書込むようにしている。具体的に説明すると、Ｘ座標の
下４桁目の内容が変化する毎、Ｘ座標の最下位桁の内容
が変化する毎、および線分の描画が終了する（ＯＤＡの
制御カウンタの内容がＯになる）缶にダブルバッフ１切
替信号を生成し、Ｘ座標の最下位桁の内容が変化する毎
にダブルバッファメモリ選択信号、およびブロックメモ
リ選択信号を生成する。 また、上記各ブロックメモリ（５１）（５２）・・・（
５４）は、それぞれデュアルブレーン構成であり、１つ
の画像を表示している間に、他の画像データの書込みを
行なうことができるようにしている。 上記第１図、および第２図に示す構成の多角形ぬりつぶ
し装置においては、図示しない上位プロセッサから描画
コマンドデータが供給された場合に、辺補間回路（１１
）（１２）・・・（１４）（２１）（２２）・・・（２
４）により、各辺の補間を行ない、互に対向する２辺に
対応する補間データを順次生成し、生成される補間デー
タのＸ座標の最下位桁の内容が変化する毎にＤ Ｄ Ａ
（３１ａ）（３２ａＨ３３ａ） 、或はＯＤ Ａ （
３１ｂ）（３２ｂ）（３３ｂ）に対して補間データを供
給することにより、両ＤＤＡにおいて、互に異なるスキ
ャンラインに対応する線分の直線補間を行ない、順次ぬ
りつぶし画素データの生成を行なう。 そして、各ＤＤＡにおいて順次生成されるぬりつぶし画
素データは、ＤＤＡから出力されるぬりつぶし画素デー
タに対応してタイミング制御回路から出力される制御信
号に基いて何れかのダブルバッファメモリの一方のバッ
ファメモリに供給され、他方のバッファメモリの内容が
一括して対応するブロックメモリに書込まれる。 したがって、ブロックメモリに対するデータ書込み所要
時間がＤＤＡによるぬりつぶし画素デー夕生成時間の８
倍であっても、ブロックメモリのリフレッシュ、ブロッ
クメモリからのデータ読出しの期間を除いて、ＤＤＡに
よるぬりつぶし画素データ生成動作を停止させることな
くぬりつぶし画素データのブロックメモリに対する書込
みを行なわせることができる。 そして、この動作は、各ＤＤＡについて同時に行なわれ
るのであるから、ＯＤＡにより１つのぬりつぶし画素デ
ータが生成される時間内に２つのぬりつぶし画素データ
が生成され、しかも、各ＤＤＡから生成されるぬりつぶ
し画素データを同時にブロックメモリに書込むことがで
きるのであるから、実質的にブロックメモリに対するぬ
りつぶし画素データの書込み所要時間を、１画素当りに
換算して、ＤＤＡによるぬりつぶし画素データ生成所要
時間のほぼ１／２にすることができる。 そして、以上のようにして１つの画像データが書込まれ
た場合には、該当する画像メモリプレーンから画像デー
タを読出して画像表示を行なわせることができ、画像表
示を行なっている間に他方の画像メモリプレーンに対し
て次の画像データの書込みを行なわせることができる。 この結果、多角形のぬりつぶし速度を、ＯＤ Ａによる
ぬりつぶし画素データ生成速度の２倍を上限として大巾
に向上させることができ、自然な画像の表示を、リアル
タイム性を確保したままで行なわせることができる。 以上の実施例においては、同時にぬりつぶし画素データ
を生成するＤＤＡを２組設けているが、ＤＤＡを２°組
設けて、２°本の線分に対応するぬりつぶし画素データ
の生成を同時に行なわせ、多角形ぬりつぶし速度を一層
向上させることもできる。但し、この場合には、辺補間
回路（１２）（２２）から出力されるＸ座標データの下
位０桁の内容をデコードして、デコードデータの内容に
対応させてＤＤＡを割当てるようにする必要がある。 第３図は伯の実施例を示す要部ブロック図であり、２組
のＤＤＡから出力されるぬりつぶし画素データをタイミ
ング制御回路を通して２Ｘ８画素のバッフ７メモリの該
当する画素列に供給するよ〜 ２３− うにしているとともに、２ｘ８画素のバッファメモリを
２つ１組とし、一方に対してぬりつぶし画素データが供
給されている状態において、他方のバッフ７メモリから
ブロックメモリに対して画素データを一括して書込むよ
うにしている。 したがって、この実施例の場合には、両ＤＤＡによるぬ
りつぶし画素生成開始、およびぬりつぶし画素生成終了
のタイミングの同期をとることにより、見かけ上のぬり
つぶし画素生成速度、およびぬりつぶし画素書込み速度
を向上させることができ、リアルタイム性を著しく高め
ることができる。 第４図はＯＤ Ａ （３１から出力されるアドレスデー
タの特定の桁の内容の変化を検出するための構成を示す
ブロック図であり、ＤＤＡ加算器（３Ｃ）からの出力デ
ータを順次レジスタ（８１）（８２）に供給するパイプ
ライン構成を採用しておくことにより容易に行なうこと
ができる。 即ち、第４図Ｂに示すように、上記レジスタ（８１）（
８２）としてＤタイプのフリップフロップ（以下、Ｄ−
ＦＦと略称する〉を使用し、第１段目のＤ−ＦＦ（８１
）のＤ入力端子にＤＤＡ加算器（３ａ）から出力される
Ｊ桁目のデータを供給し、第１段目のＤ −Ｆ Ｆ （
８１）のＱ出力信号を第２段目のＤ−ＦＦ （８２）の
Ｄ入力端子に供給し、さらに、両Ｄ−ＦＦ （８１Ｎ８
２）のタイミング入力端子にＤＤＡクロック信号を供給
する構成を採用すれば、両Ｄ−ＦＦ（８１０８２）のＱ
出力信号ａＪ、ｂＪ、および０出力信号ａｊ、６Ｊが得
られる。そして、得られた信号ｂＪ、およびらＪをＡＮ
Ｄゲート（８３）に供給するとともに、信号ａＪ、およ
び６ＪをＡＮＤゲート（８４）に供給し、両ＡＮＤゲー
ト（８３）（８４）からの出力信号をＮＯＲゲート（８
５）に供給することにより、特定桁変化を検出する検出
フラグを生成することができる。 第５図はＸ座標の最下位桁の変・化、Ｘ座標の最下位桁
から所定数だけ上位桁の変化、および線分描画終了を、
Ｘ座標の下位桁が所定の値である場合にのみ検出する回
路構成を示しており、×座標用のＤＤＡ加算器（８６）
、Ｘ座標用のＤＤＡ加算器（８７）からの出力データを
、それぞれ第４図の構成と同じ構成の回路に供給してい
るとともに、ＤＤＡダウンカウンタ（８８）から出力さ
れるフラグ（ダウンカウンタ（８８）の内容がＯの場合
にハイレベルになるオーバーフローフラグ）、およびＯ
ＤＡから出力されるＸ座標データを入力として下位桁の
内容が所定のブロックメモリに対応する値となった場合
にハイレベルとなるデコーダ（８９）からの出ノ〕信号
をＡＮＤゲート（９０）に供給している。そして、上記
デコーダ（９０）からの出力信号を全てのＡＮＤゲート
に供給しているとともに、全てのＡＮＤゲートからの出
力信号をＮＯＲゲート（９１）に供給している。 したがって、上記の構成を採用した場合には、デコーダ
（９０）からの出力信号がハイレベルの場合において、
Ｘ座標の最下位桁の変化、Ｘ座標の所定桁の変化、およ
び線分描画終了に対応してＮＯＲゲート（９１）から負
論理のダブルバッファメモリ切替えタイミング検出フラ
グを出力することができる。 尚、第５図に示すデコーダ、および八Ｎ０−０Ｒ−ＴＮ
ＶＥ’ＲＴＥＲは簡単にＰΔ［（Ｐｒｏｇｒａｍａｂｌ
ｅ＾ｆｌｅｙ Ｌｏａｉｃ ）化することができる。 第６図は上記の実施例において例示された回路構成によ
り生成されたダブルバッフ７メモリ切替えタイミング検
出フラグに基いてＤＤＡを停止させることなく、ＤＲＡ
Ｍのタイミング制御、およびダブルバッファメモリ切替
えを行なわせるための回路構成を示す図であり、８つの
Ｄ −Ｆ Ｆ （１０１）（１０２）・・・（１０８）
を有している。 上記Ｄ −Ｆ Ｆ （１０１）は、図示しないＣＲＴコ
ントローラから出力される水平同期信号ト１ｓＹＮｃ（
第７図Ｃ参照）をタイミング入力とし、かつリード転送
、或はリフレッシュを受付けたか否かを示すハンドシェ
ーク信号Ｈ３Ｉ （第７図Ｃ参照）をクリア入力として
、ＤＲＡＭに対するリード転送、或はリフレッシュの要
求が発生しているか否かを示すＱ出力信号Ｑ１ （第
７図Ｃ参照）を生成するものであり、このＱ出力信号Ｑ
１はそのまま、サンプリングストローブ信号５ＲＧＫ
（第７図し参照）をタイミング入力とするＤ −Ｆ Ｆ
（１０２）のＤ入力端子に供給され、ＤＲＡＭに対す
る書込みサイクルか、リード転送、リフレッシュサイク
ルかを示すＱ出力信号Ｑ２ （第７図Ｍ参照）を生成
する。 上記Ｄ −Ｆ Ｆ （１０３）（１０４）はダブルバッ
ファメモリ切替えタイミング検出フラグＢＯＶＦ（第７
図Ｃ参照）を保持するものであり、互に選択的に動作す
る点を除けば、互に周一の動作を行なうようにしである
。即ち、上記Ｄ−Ｆ ＦのＱ出力信号を制御信号とする
ＮＡＮＯゲート（１０９）を通してダブルバッファメモ
リ切替えタイミング検出フラグＢＯＶＦがＤ入力端子に
供給されているとともに、１画素毎にレベルが変動する
ＯＤＡ画素ストローブ信号ＤＤΔＲＣＫ （第７図Ｃ参
照）がＯＲゲート（１１０）を通してタイミング入力端
子に供給されており、しかも、メモリ書込みサイクルが
受付けられたことを示す負論理のハンドシェーク信号Ｈ
８２（第７図Ｃ参照）がＯＲゲート（１１１）、および
ＡＮＤゲート（１１２）を通してクリア入力端子に供給
されている。そして、一方のＤ−ＦＦに対応させて、Ｄ
−Ｆ Ｆ （１’０８）から出力されるＱ出ノｊ信号５
ＥＬＡ（第７図り参照）、およびＱ出力信号５ＥＬＢ
（第７図Ｃ参照）がそれぞれＯＲゲート（１１０）（１
１１）ニ供給すレテおり、他方（７） ｏ −ｔ： Ｆ
−に対応させて、Ｄ −Ｆ Ｆ （１０８）から出力さ
れるＱ出力信号Ｓ Ｅ Ｌ Ａ 、および０出力信号Ｓ
Ｅ ｌ−ＢがそれぞれＯＲゲート（１１１）（１１０
）に供給されている。 したがって、ＯＲゲート（１１０）に供給されているＱ
出力信号５ＥＬＡ、或は◇出力信号５ＥＬＢの内、ロー
レベルである側のＤ−ＦＦがデータ保持用として選択さ
れ、ＤＤ八へ素ストローブ信号１） Ｄ Ａ ＲＣＫの
立上りのタイミングでダブルバッファメモリ切替えタイ
ミング検出フラグＢＯＶＦが取込まれる。但し、上記ダ
ブルバッファメモリ切替えタイミング検出フラグＢＯＶ
Ｆは、Φ出力信号により制御されるＮＡＮＤゲート（１
０９）を通して供給されているので（信号ＢＦ１、ＢＦ
２（第７図Ｉ、Ｊ）参照）、バッファメモリフルの状態
が発生しそうなタイミングでＤ入力端子に供給されると
同時に後述するＯＲゲート（１１３）に供給され、その
ままホールドされる。 上記Ｄ −Ｆ Ｆ （１０５）は、次のダブルバッファ
メモリ切替え状態に対応するＱ出力信＠Ｑ３を生成する
ものであり、０出力信号をＤ入力端子に供給していると
ともに、上記負論理のハンドシェーク信号Ｈ８２がタイ
ミング入力端子に供給されている。 上記Ｄ −Ｆ Ｆ （１０６）（１０７）は、グリッジ
を発生させることな（、クロックに同期したサンプリン
グストローブ信号５ＲＧＫを生成するものであり、メモ
リサイクル終了の２クロツク前を示す負論理パルス信号
ＭＢＦ２（第７図Ｃ参照）がＤ−Ｆ Ｆ（１０６）のタ
イミング入力端子に供給されているとともに、メモリサ
イクル中に必ず１回発生する負論理パルス信号ＣＡＳ
（例えば、ＤＲＡＭのカラムアドレスストローブ信号（
第７図Ｃ参照）】がプリセット入力端子に供給されてい
る。そｌ／で、上記Ｄ −Ｆ Ｆ （１０１）のＱ出力
信＠Ｑ１、および両Ｄ −Ｆ Ｆ （１０３）（１０４
）に対応するＮＡＮＤゲート（７０９）からの出力信号
をＯＲゲート（１１３）を通してＤ −Ｆ Ｆ （１０
７）のＤ入力端子に供給しているとともに、Ｄ −Ｆ
Ｆ （１０６）（１０７）の◇出力信号、およびサンプ
リングクロック信号ＳＣＫ （第７図Ｎ参照）を入力と
するＮＡＮＤゲート（１１４）からの出力信号をサンプ
リングストローブ信号５ＲＣＫとして出ノｊし、Ｄ−Ｆ
Ｆ （１０７）のタイミング入力端子にも供給してい
る。そして、上記負論理パルス信号ＣＡＳがＤ −Ｆ
Ｆ （１０７）のクリア入力端子に供給されている。ま
た、Ｄ −Ｆ Ｆ （１０７）のＱ出力信号を、立上り
のタイミングでメモリサイクルが開始することを示すス
タート信号（第７図Ｎ参照）として出力している。 上記Ｄ −Ｆ Ｆ （１０８）はダブルバッファメモリ
切替え用の信号５ＥＬＡＳＳＥＬＢをそれぞれＱ出力信
号、０出力信号として出力するものであり、上記Ｄ −
Ｆ Ｆ （１０５）のＱ出ノ〕信号がＤ入力端子に供給
されているとともに、上記サンプリングストローブ信号
５ＲＧＫがタイミング入力端子に供給されており、しか
も、上記ＯＲゲート（１１３）からの出力信号ＡＣＤＭ
（第７図に参照）がインバータ（１１５）を通してＧ
入力端子に供給されている。 したがって、Ｇ入力端子に供給される信号がローレベル
で、しかもサンプリングストローブ信号５ＲＣＫが立上
るタイミングで上記Ｄ −Ｆ Ｆ （１０５）からのＱ
出力信号を保持し、このＱ出力信号のレベルに対応させ
て、互に逆レベルとなるＱ出力信号ＳＥＬ△、およびＱ
出力信号５ＥＬｒ３を継続的に出力する。 さらに、負論理の初期化信号ＲＥＳ［Ｔ （第７図Ｎ参
照）が上記Ｄ −Ｆ Ｆ （１０１）（１０３）（１０
４）・・・（１０８）のクリア入力端子にそれぞれ供給
されている。 第６図に示す回路の動作は次のとおりである。 先ず、電源投入時、或は処理中断時等に、初期化信号Ｒ
ＥＳＥＨにより必要な初期化を行なう。 その後は、負論理のハンドシェーク信号Ｈ８２がタイミ
ング入力端子に供給される毎にＤ−ＦＦ（１０５）のＱ
出力信号のレベルが交互に変化するので、Ｇ入力端子に
ローレベル信号が供給され、か ３２ 一 つサンプリングストローブ信号５ＲＧＫが立上るタイミ
ングでＤ −Ｆ Ｆ （１０８）が上記Ｑ出力信号を保
持し、Ｑ出力信号のレベルに対応するＱ出力信号Ｓ Ｅ
Ｉ Ａ 、およびＯ出力信号５ＥＬＢを出力すること
ができる。したがって、Ｑ出力信号５ＥＬＡ１およびＱ
出力信号Ｓ Ｅ Ｌ Ｂのレベルに基いてＤ−Ｆ ｒ’
（１０３）（１０４１の何れかが選択される。即ち、
ＯＲゲート（１１０）にローレベル信号が供給されてい
る側のＤ−ＦＦが選択される。 そして、選択された側のＤ−ＦＦには、◇出力信号によ
り制御されるＮＡＮＤゲート（１０９）を通して、Ｄ入
力信号として、ダブルバッファメモリ切替えタイミング
検出フラグＢＯＶＦが供給されているとともに、ＯＲグ
ー）−（１１０）を通して、タイミング入力信号として
、ＤＤＡ画素ストローブ信号ＤＤＡＲＣＫが供給されて
いるのであるから、ＤＤＡ画素ストローブ信号ＤＤＡＲ
ＣＫの立上りのタイミングでダブルバッファメモリ切替
えタイミング検出フラグＢＯＶＦを取込み、そのまま保
持する。また、上記、ダブルバッファメモリ切替えタイ
ミング検出フラグＢＯＶＦは、Ｄ−ＦＦのＱ出力端子か
ら取出されるのではなく、ＮＡＮＤゲート（１０９）の
出力端子からそのまま取出されるのであるから、１画素
分の遅れを伴なうことなく、バッファメモリフルが発生
するタイミングでＯＲゲート（１１３）に供給され、Ｄ
−Ｆ Ｆ （１０７）のＤ入力端子に供給されること
により、Ｑ出力端子から、メモリサイクルの開始を示す
スタート信号を出力することができる。 そして、負論理のハンドシェーク信号Ｈ８２がタイミン
グ入力端子に供給される毎に、Ｄ−ＦＦ（１０３）（１
０４）の選択状態を切替えて、上記一連の動作を行なわ
せることができる。 第７図は第６図の回路の各部の動作を説明するタイミン
グチャートであり、Ｔ１の期間において画像データを読
出すリード転送動作が行なわれ、Ｔ ２． Ｔ ３の期
間において画像データの書込み動作が行なわれている。 したがって、第４図、および第５図に示す構成のタイミ
ング制御回路を各ブロックメモリに対応させて設けるこ
とにより、０ ［） Ａ （３）の演算動作を停止させ
ることな（、生成された画素データの画像メモリ（（ト
）に対する書込み動作を順次行なわせることができる。 また、上記の実施例において、ＤＲＡＭとして、デュア
ルポートＤＲＡＭを使用ずれば、表示のための読出し所
要時間を大巾に短縮することができ、９８％程度の時間
をデータ書込みのために割当てることができるので、全
体として、画像メモリに対するデータ書込み所要時間を
短縮することができる。 尚、この発明は上記の実施例に限定されるものではなく
、例えば、全てのＤＤＡに対して複数個のブロックメモ
リを割当てる代わりに、少なくとも１つのＯＤＡに対し
て複数個のブロックメモリを割当てることにより、全体
として見か（プ上のぬりつぶし画素描画速度をＯＤＡに
よるぬりつぶし画素生成速度を上回るようにすることが
可能であるほか、ｎｘｍ画素のダブルバッフ７メモリを
用いるとともに、ｎ個のＤＤＡから同時に出力されるぬ
りつぶし画素データをダブルバッファメモリに供給する
ことが可能であり、その他、この発明の要旨を変更しな
い範囲内において種々の設計変更を施すことが可能であ
る。 〈発明の効果〉 以上のようにこの発明は、画像メモリを複数のブロック
メモリで構成しておくとともに、スギャンラインに沿う
互に異なる線分に対応するぬりつぶし画素データを生成
する複数のＯＤＡを設けておき、タイミング制御手段か
ら出力される制御信号、および［）［）Ａ制御手段から
出力される制御信号に基いて、上記複数の１）ＯＡによ
り同時に複数のぬりつぶし画素データを生成するととも
に、互に並行させて該当するブロックメモリにぬりつぶ
し画素データを書込むようにしているので、必要やむを
得ない期間を除いてＤＤＡを停止させることなくぬりつ
ぶし画素データの生成を行なわせ、１画素当りに換算し
たぬりつぶし画素データの生成速度、および画像メモリ
に対する書込み速度を、ＤＤＡによるぬりつぶし画素生
成速度よりも早くして、自然な画像のリアルタイム処理
を行なわせることができるという特有の効果を奏する。
ないことになり、画像メモリに対するぬりつぶし画素デ
ータの書込み所要時間が長くなって、結果的にぬりつぶ
し処理が施された画像の表示に必要な時間が著しく長く
なってしまうという問題がある。 このような問題を解洲さＵるために、ラスタスギ１７ン
型グラフイツク・デイスプレィ装置において、第８図Ａ
に示すように、上位プ１コセッナ（図示せず）から供給
される多角形の頂点データを入力として、各座標値毎に
除算器（Ｒ１） 、および加算器（１７２）により、互
に対向する２辺の直線補間演算を行ない、直線補間演算
結果に基いて得られた線分の端点座標値を、ぬりつぶし
画素データ生成のためのＤ Ｄ Ａ （１７３）に供給
している。そして、第８図Ｂに示づように、Ｄ Ｄ Ａ
（１７３）から出力されるぬりつぶし画素データを、
スキャンラインに沿って所定数だけ一時的に保持するバ
ッファメモリ（１７４ａ）（１７４ｂ）を設けるととも
に、各バッファメモリから出力される所定数の画素デー
タが書込まれる画像メモリ（以下、フレームメモリと称
呼する） （１７５）を設ｃノ、ざらに、上記バッファ
メモリ（１７４ａ）（１７４ｂ）の切替えを制御すると
ともに、フレームメモリ（１７５）にＺＩシてメモリタ
イミング信号を供給するタイミング制御回路（１７６）
を設（）た構成のもの（以下、ダブルバッファ方式と略
称する）が提供さ・れている。尚、（１７７）は汎用プ
ロセッサであり、（１７ｇ）はメモリであり、（１７９
）はＩ１０インターフェースである。 上記ダブルバッファ方式について詳細に説明すると、各
バッファメモリはそれぞれ１スキヤンライン方向に８画
素分のデータを保持できるようにしたものが一般的であ
るから、この構成に基いて説明する。 このダブルバッファ方式においては、一方のバッファメ
モリに対してＤ Ｄ Ａ （１７３）から出力されるぬ
りつぶし画素データを供給している間において、他方の
バッファメモリに保持されていた最大８画素分のデータ
を一括してフレームメモリ（１７５）に供給するように
している。 したがって、Ｄ Ｄ Ａ （１７３）により８画素分の
データを生成するための所要ＦｆＩ間が約４００ ｎ５
ｅｃとなり、フレームメモリ（１７５）に対するデータ
書込み所要時間も最大で約４００ ｎ５ｅｃとなり、ス
キャンライン方向のぬりつぶし画素データの生成速度と
フレームメモリに対する書込み速度とが１画素当りに換
算してほぼ等しくなるので、Ｄ Ｄ Ａ （１７３）を
殆ど停止させることなく、多角形のぬりつぶしを行なう
ことができる。 しかし、Ｄ Ｄ Ａ （１７３）を殆ど停止させること
なく画素データを生成させた場合であっても、多角形を
ぬりつぶすためには、著しく多数の画素データの生成を
行なうことが必要になるので、リアルタイム性を重視す
るグラフィック・デイスプレィ装置においては、不十分
な多角形ぬりつぶし速度しか達成することができないと
いう問題がある。 さらに詳細に説明覆ると、第９図に示すように、任意方
向に傾斜した２０Ｘ２０画素の多角形について考えた場
合、Ｄ Ｄ Ａ （１７３）を殆ど停止させることなく
画素データを生成さゼ、フレームメモリ（１７５）に書
込むことができれば、ぬりつぶしを伴なわないワイヤフ
レーム表示を行なう場合には、８０画素分のデータを生
成してフレームメモリ（１７５）に書込むだけでよいの
に対して、ぬりつぶしを伴なう表示を行なう場合には、
４００画素分のデータを生成してフレームメモリに書込
まな１ノればならず、単純計算を行なえば、必要な時間
が５倍になってしまうことになるのである。そして、所
要時間の差は、描画する多角形の大きさの２乗に比例し
て変化することになる。したがって、リアルタイム性を
重視する要請が強い場合には、表示図形の不自然さを我
慢して、ワイヤフレーム表示を行なうようにしている。 このような問題点を解消し、ぬりつぶし多角形の表示を
、リアルタイム性を確保した状態で行なわせようとすれ
ば、ＯＤ Ａ （１７３）による画素データ生成速度を
向上させればよいのであるが、Ｔ Ｔ ｌ−ロジックに
より構成されたＤ Ｄ Ａ （１７３）の上限速度は、
上述のように４０〜５ Ｑ ｎ５ｅＣ程度であるから、
ＯＤ Ａ （１７３）を全く停止させることなくぬりつ
ぶしを行なわせた場合であっても、第９図に示す多角形
に換算して毎秒６２５００〜４１６００ポリゴンの描画
速度しか達成することができず、実際には、画素データ
入出力等のオーバーヘッドを考慮すれば、毎秒５０００
０〜３３０００ポリゴン程度の描画速度しか達成するこ
とができず、３次元隠面処理、シェーディング処理等を
行なう場合を考えれば、さらに低い描画速度しか達成す
ることができないのである。 ゛また、ＥＣＬ
ロジックにより構成されたＯＤＡを使用すれば、画素デ
ータ生成の上限速度を向上させることができるのである
が、ＥＣＬロジックでＤＤＡを構成すれば、構成が大型
化するのみならず、消費電力が著しく増加する等の不都
合が発生し、さらには、ノイズの影響を受は易くなると
いう不都合が発生するので、−船釣には、採用されてい
ない。 〈発明の目的〉 この発明は上記の問題点に鑑みてなされたものであり、
［）ＤＡによる画素データ生成速度よりも早い換算速度
でスキャンラインに沿う線分のぬりつぶし画素データを
生成し、画像メモリに書込むことができる多角形ぬりつ
ぶし！ＩＪ御装置を提供することを目的としている。 く問題点を解決するための手段〉 上記の目的を達成するための、この発明の多角形ぬりつ
ぶし制御装置は、画像メモリを複数のブロックメモリで
構成するとともに、スキャンラインに沿う互に異なる線
分に対応するぬりつぶし画素データを生成する複数のＯ
ＤＡを設け、ＯＤＡから出力される座標データに対応し
て該当するブロックメモリへの画素データの書込みを行
なわせる制御信号を生成するタイミング制御手段、およ
び分解された線分のスキャンラインと直交する方向の座
標データに対応して該当するＤＤＡを動作させる制御信
号を生成するＤＤＡ制御手段を設（）ている。 但し、上記ＯＤＡにより生成される画素データのブロッ
クメモリへの書込みが、ダブルバッファメモリを介して
行なわれるものであることが好ましい。 また、上記１個のＯＤＡに対応させて複数個のブロック
メモリを割当てているとともに、タイミング制御手段が
、１個のＤＤＡにより生成される画素データを順次異な
るブロックメモリに占込む状態を選択するものであるこ
とが一層好ましい。 さらに、上記タイミング制御手段としては、スキャン方
向の座標データについては、ダブルバッファメモリの容
量に対応する下位所定桁が変化するタイミングで制御信
号を生成し、スキャン方向と直角な方向の座標データに
ついては、最も最下位桁が変化するタイミングで制御信
号を生成するものであることが好ましい。 さらには、画像メモリとしては、デュアルポートダイナ
ミックランダムアクセスメモリであることが好ましい。 〈作用〉 以上の構成の多角形ぬりつぶし制御ｌ装置であれば、Ｏ
ＤＡを用いて多角形をスキャンラインに沿う線分に分解
し、各線分毎にぬりつぶし画素データを生成して画像メ
モリに書込む場合において、画像メモリを複数のブロッ
クメモリで構成しておくとともに、スキャンラインに沿
う互に異なる線分に対応するぬりつぶし画素データを生
成する複数のＯＤＡを設け、ＤＤＡから出力される座標
データに対応して該当するブロックメモリへの画素デー
タの書込みを行なねじる制御信号を生成するタイミング
制御手段を設けているので、ＤＤＡ制御手段から出力さ
れる制御信号に基いて、各ＯＤＡにおいて、スキャンラ
インに沿う互に異なる線分を構成する画素データを同時
に生成し、タイミング制御手段により生成される制御信
号に基いて対応するブロックメモリにぬりつぶし画素デ
ータを書込むことができる。 したがって、複数のＤＤＡにより同時に生成されるぬり
つぶし画素データを同時に、それぞれ該当するブロック
メモリに書込むことができ、１画素当りのデータ生成所
要時間、およびデータ書込み所要ＦＲ間を短縮して、全
体としての多角形ぬりつぶし速度を向上させ、ぬりつぶ
し図形表示のリアルタイム化を達成することができる。 そして、上記ＤＤＡにより生成される画素データのブロ
ックメモリへの書込みが、ダブルバッファメモリを介し
て行なわれる場合には、各ＯＤＡによる画素データ生成
速度と、１画素当りの画像メモリへの画素データ書込み
速度とを一致させることができる。 また、１個のＯＤＡに対応させて複数個のブロックメモ
リを割当てているとともに、タイミング制御手段が、１
個のＯＤＡにより生成される画素データを順次異なるブ
ロックメモリに書込む状態を選択するものである場合に
は、ブロックメモリに対するデータ書込み所要ＦＲ間が
長くても、全体としてみた場合における１画素当りのデ
ータ書込み速度をＤＤＡの画素データ生成速度と一致さ
せることができる。 さらに、上記タイミング制御手段が、スキャン方向の座
標データについては、ダブルバッフ７メモリの容量に対
応する下位所定桁が変化するタイミングで制御信号を生
成し、スキャン方向と直角な方向の座標データについて
は、最も最下位桁が変化するタイミングで制御信号を生
成するものである場合には、スキャン方向に連続する画
素データが生成される状態において、スキャン方向の座
標データの下位桁をデコードしてダブルバッフ１メモリ
の切替えを行なわせるので、全体として画像メモリに対
するデータ書込み速度を向上させることができ、逆に、
スキャン方向が変化した状態で、該当するスキャンライ
ン方向に連続する画素データが生成される場合には、ス
キャン方向と直角な方向の座標データのＦ位桁をデコー
ドしてダブルバッファの選択を行なわせるので、次に同
一のダブルバッファが選択されるまでの間に画像メモリ
に対するデータ書込みを行なわせることが可能となり、
全体として画像メモリに対するデータ書込み速度を向上
させることができる。 また、上記画像メモリがデュアルポートダイナミックラ
ンダムアクセスメモリである場合には、画像メモリから
のデータ読出しに伴なうデータ書込みの禁止時間を大巾
に減少させることができるほか、上記と同様の作用を達
成することができる。 さらに詳細に説明すると、ＤＤＡによる演算所要時間が
ｔｌであり、画像メモリに対するデータ書込み所要時間
がｔ２ （但し、ｔ２ ＝ｎｔｌ ）であれば、画像
メモリをｎ個のブロックメモリで構成し、各ブロックメ
モリに対応させてダブルバッファメモリ、およびタイミ
ング制御手段を設けておくことにより、ＯＤＡによる演
算動作を停止させることなく、ダブルバッファメモリか
ら対応するブロックメモリにデータを供給することによ
り、高速に画像メモリに対するデータの書込みを行なわ
せることができる。即ち、多角形ぬりつぶしを行なう場
合には、ＯＤＡからスキャンライン方向に連続する画素
データが順次生成されるのであるから、そのスキャンラ
インに対応するダブルバッファメモリに対して順次所定
数の画素データを供給し、所定数の画素データが供給さ
れた場合には、ダブルバッファメモリを切替えて、再び
所定数の画素データを供給することができる。そして、
−・方のバッファメモリに画素データを供給している間
に他方のバッファメモリからブロックメモリに対して所
定数の画素データを一括して供給することができる。こ
の結果、ＯＤＡを常時動作させ続けながら画像メモリに
対するデータの書込みをも連続的に行なわせることがで
きる。 しかし、このようにダブルバッファメモリを介在させる
構成を採用した場合には、ブロックメモリに対する１画
素当りに換算した画素データ書込み所要時間をＤＤＡに
よる画素データ生成時間と等しくすることができるだけ
であり、多角形ぬりつぶし速度の限界がＯＤＡによる画
素データ生成速度によって制約されることになる。この
問題点を考慮して、画像メモリを複数個のブロックメモ
リで構成し、しかも、スキャンラインに沿う互に異なる
線分に対応するぬりつぶし画素データを生成するＤＤＡ
を複数個設け、さらに、ＯＤＡから出力される座標デー
タに対応して該当するブロックメモリへの画素データの
書込みを行なわせる制御信号を生成するタイミング制御
手段、および分解された線分のスキャンラインと直交す
る方向の座標データに対応して該当するＤＤＡを動作さ
せる制御信号を生成するＤＤΔ制御手段を設けているの
で、複数のＤＤＡにより互に異なるスキャンラインに沿
うぬりつぶし画素データを同時に生成することができ、
同時に生成されたぬりつぶし画素データについて、タイ
ミング制御手段から出力される制御信号に基いて各ＤＤ
Ａによる画素デー夕生成速度と等しい速瓜で該当するブ
ロックメモリに対してぬりつぶし画素データを書込むこ
とができるので、全体としてぬりつぶし画素データの１
画素当りに換算した生成速度、およびブロックメモリに
対する書込み速度を、ＤＤＡの画素データ生成速度より
も著しく向上させることができ、多角形ぬりつぶし表示
のリアルタイム性を達成することができる。 〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。 第１図はこの発明の多角形ぬりつぶし制御装置の一実施
例の一部を示すブロック図であり、２辺のｘ、ｙ、ｚ値
、およびインデックス値（以下、■値と略称する）に対
応する辺補間回路（ｉｉ）（ｉ２）・・・（１４）（２
１）（２２）・・・（２４）と、上記辺補間回路（１１
）（１２）・・・（１４Ｈ２１）（２２）・・・（２４
）から出力されるｘ、ｙ値を入力とする１対のＤ Ｄ
Ａ （３１ａ０３１ｂ）と、上記辺補間回路Ｈ）（１２
）・・・（１４） （２１）（２２）・・・（２４）か
ら出力されるｚ値、■値をそれぞれ入力とする１対ず
１７ 一 つのＯＤ Ａ （３２ａ）（３２ｂ）（３３ａ）（３３
ｂ）と、描画コマンドデータを取込むためのＩ１０イン
ターフェース（４１）と、辺選択処理、辺補間データを
供給するＤＤＡの選択処理等を行なうプロセッサ（４２
）と、メモリ（４３）とから構成されている。 尚、上記各辺補間回路、ＯＤＡは、それぞれ除算回路と
、除算結果を累積加算する加算回路とから構成され、各
補間処理を並行させて遂行することができるようにして
いる。 また、上記プロセッサ（４２）は、図示しない上位プロ
セッサから伝送された頂点データに基いて、直線補間を
行なうべき２辺を選択するとともに、各辺補間回路（１
２）（２２）から出力される補間データに基いてスキャ
ンラインに対応するＤＤＡを選択し、互に異なるスキャ
ンラインに対応する線分の直線補間を行なわせるもので
ある。具体的には、例えば、後述する第２図の構成を採
用する場合には、上記補間データのＦ３桁目の内容が変
化する毎に互に異なるＤＤＡを選択するようにしている
。 第２図はＤＤＡにより生成されたぬりつぶし画素データ
を画像メモリに書込むための構成を示すブロック図であ
り、画像メモリ（５）をそれぞれＤＲＡＭからなる４つ
のブロックメモリ（５１）（５２）・・・（５４）で構
成しであるとともに、各ブロックメモリに対応させてダ
ブルバッファメモリ（６１０６２）・・・（６４）、お
よびタイミング制御回路（７１）（７２）・・・（７４
）を設け、Ｄ Ｄ Ａ （３）から出力されるぬりつぶ
し画素データを上記ダブルバッファメモリ（６１）（６
２）・・・（６４）に供給している。 上記各ダブルバッフ７メモリは、１×８画素の容口を有
する１対のバッファメモリから４１！Ｉ成されており、
Ｄ Ｄ Ａ （３］から出力されるぬりつぶし画素デー
タを８画素分だけ一方のバッファメモリに保持している
間に、他方のバッファメモリに保持されている８画素分
のぬりつぶし画素データを一括して該当するブロックメ
モリに書込むことができるようにしている。 上記各タイミング制御回路は、ＯＤ Ａ （３１から出
力されるＸ、Ｘ座標値の下位所定桁をデコードし、デコ
ードデータに基いてダブルバッファメモリ切替信号、ダ
ブルバッファメモリ選択信号、およびブロックメモリ選
択信号を生成するものであり、選択されたダブルバッフ
ァメモリの一方のバッファメモリに対してＯＤ Ａ （
３１から出力されるぬりつぶし画素データを供給すると
ともに、他方のバッファメモリに保持されているぬりつ
ぶし画素データを一括して選択されたブロックメモリに
書込むようにしている。具体的に説明すると、Ｘ座標の
下４桁目の内容が変化する毎、Ｘ座標の最下位桁の内容
が変化する毎、および線分の描画が終了する（ＯＤＡの
制御カウンタの内容がＯになる）缶にダブルバッフ１切
替信号を生成し、Ｘ座標の最下位桁の内容が変化する毎
にダブルバッファメモリ選択信号、およびブロックメモ
リ選択信号を生成する。 また、上記各ブロックメモリ（５１）（５２）・・・（
５４）は、それぞれデュアルブレーン構成であり、１つ
の画像を表示している間に、他の画像データの書込みを
行なうことができるようにしている。 上記第１図、および第２図に示す構成の多角形ぬりつぶ
し装置においては、図示しない上位プロセッサから描画
コマンドデータが供給された場合に、辺補間回路（１１
）（１２）・・・（１４）（２１）（２２）・・・（２
４）により、各辺の補間を行ない、互に対向する２辺に
対応する補間データを順次生成し、生成される補間デー
タのＸ座標の最下位桁の内容が変化する毎にＤ Ｄ Ａ
（３１ａ）（３２ａＨ３３ａ） 、或はＯＤ Ａ （
３１ｂ）（３２ｂ）（３３ｂ）に対して補間データを供
給することにより、両ＤＤＡにおいて、互に異なるスキ
ャンラインに対応する線分の直線補間を行ない、順次ぬ
りつぶし画素データの生成を行なう。 そして、各ＤＤＡにおいて順次生成されるぬりつぶし画
素データは、ＤＤＡから出力されるぬりつぶし画素デー
タに対応してタイミング制御回路から出力される制御信
号に基いて何れかのダブルバッファメモリの一方のバッ
ファメモリに供給され、他方のバッファメモリの内容が
一括して対応するブロックメモリに書込まれる。 したがって、ブロックメモリに対するデータ書込み所要
時間がＤＤＡによるぬりつぶし画素デー夕生成時間の８
倍であっても、ブロックメモリのリフレッシュ、ブロッ
クメモリからのデータ読出しの期間を除いて、ＤＤＡに
よるぬりつぶし画素データ生成動作を停止させることな
くぬりつぶし画素データのブロックメモリに対する書込
みを行なわせることができる。 そして、この動作は、各ＤＤＡについて同時に行なわれ
るのであるから、ＯＤＡにより１つのぬりつぶし画素デ
ータが生成される時間内に２つのぬりつぶし画素データ
が生成され、しかも、各ＤＤＡから生成されるぬりつぶ
し画素データを同時にブロックメモリに書込むことがで
きるのであるから、実質的にブロックメモリに対するぬ
りつぶし画素データの書込み所要時間を、１画素当りに
換算して、ＤＤＡによるぬりつぶし画素データ生成所要
時間のほぼ１／２にすることができる。 そして、以上のようにして１つの画像データが書込まれ
た場合には、該当する画像メモリプレーンから画像デー
タを読出して画像表示を行なわせることができ、画像表
示を行なっている間に他方の画像メモリプレーンに対し
て次の画像データの書込みを行なわせることができる。 この結果、多角形のぬりつぶし速度を、ＯＤ Ａによる
ぬりつぶし画素データ生成速度の２倍を上限として大巾
に向上させることができ、自然な画像の表示を、リアル
タイム性を確保したままで行なわせることができる。 以上の実施例においては、同時にぬりつぶし画素データ
を生成するＤＤＡを２組設けているが、ＤＤＡを２°組
設けて、２°本の線分に対応するぬりつぶし画素データ
の生成を同時に行なわせ、多角形ぬりつぶし速度を一層
向上させることもできる。但し、この場合には、辺補間
回路（１２）（２２）から出力されるＸ座標データの下
位０桁の内容をデコードして、デコードデータの内容に
対応させてＤＤＡを割当てるようにする必要がある。 第３図は伯の実施例を示す要部ブロック図であり、２組
のＤＤＡから出力されるぬりつぶし画素データをタイミ
ング制御回路を通して２Ｘ８画素のバッフ７メモリの該
当する画素列に供給するよ〜 ２３− うにしているとともに、２ｘ８画素のバッファメモリを
２つ１組とし、一方に対してぬりつぶし画素データが供
給されている状態において、他方のバッフ７メモリから
ブロックメモリに対して画素データを一括して書込むよ
うにしている。 したがって、この実施例の場合には、両ＤＤＡによるぬ
りつぶし画素生成開始、およびぬりつぶし画素生成終了
のタイミングの同期をとることにより、見かけ上のぬり
つぶし画素生成速度、およびぬりつぶし画素書込み速度
を向上させることができ、リアルタイム性を著しく高め
ることができる。 第４図はＯＤ Ａ （３１から出力されるアドレスデー
タの特定の桁の内容の変化を検出するための構成を示す
ブロック図であり、ＤＤＡ加算器（３Ｃ）からの出力デ
ータを順次レジスタ（８１）（８２）に供給するパイプ
ライン構成を採用しておくことにより容易に行なうこと
ができる。 即ち、第４図Ｂに示すように、上記レジスタ（８１）（
８２）としてＤタイプのフリップフロップ（以下、Ｄ−
ＦＦと略称する〉を使用し、第１段目のＤ−ＦＦ（８１
）のＤ入力端子にＤＤＡ加算器（３ａ）から出力される
Ｊ桁目のデータを供給し、第１段目のＤ −Ｆ Ｆ （
８１）のＱ出力信号を第２段目のＤ−ＦＦ （８２）の
Ｄ入力端子に供給し、さらに、両Ｄ−ＦＦ （８１Ｎ８
２）のタイミング入力端子にＤＤＡクロック信号を供給
する構成を採用すれば、両Ｄ−ＦＦ（８１０８２）のＱ
出力信号ａＪ、ｂＪ、および０出力信号ａｊ、６Ｊが得
られる。そして、得られた信号ｂＪ、およびらＪをＡＮ
Ｄゲート（８３）に供給するとともに、信号ａＪ、およ
び６ＪをＡＮＤゲート（８４）に供給し、両ＡＮＤゲー
ト（８３）（８４）からの出力信号をＮＯＲゲート（８
５）に供給することにより、特定桁変化を検出する検出
フラグを生成することができる。 第５図はＸ座標の最下位桁の変・化、Ｘ座標の最下位桁
から所定数だけ上位桁の変化、および線分描画終了を、
Ｘ座標の下位桁が所定の値である場合にのみ検出する回
路構成を示しており、×座標用のＤＤＡ加算器（８６）
、Ｘ座標用のＤＤＡ加算器（８７）からの出力データを
、それぞれ第４図の構成と同じ構成の回路に供給してい
るとともに、ＤＤＡダウンカウンタ（８８）から出力さ
れるフラグ（ダウンカウンタ（８８）の内容がＯの場合
にハイレベルになるオーバーフローフラグ）、およびＯ
ＤＡから出力されるＸ座標データを入力として下位桁の
内容が所定のブロックメモリに対応する値となった場合
にハイレベルとなるデコーダ（８９）からの出ノ〕信号
をＡＮＤゲート（９０）に供給している。そして、上記
デコーダ（９０）からの出力信号を全てのＡＮＤゲート
に供給しているとともに、全てのＡＮＤゲートからの出
力信号をＮＯＲゲート（９１）に供給している。 したがって、上記の構成を採用した場合には、デコーダ
（９０）からの出力信号がハイレベルの場合において、
Ｘ座標の最下位桁の変化、Ｘ座標の所定桁の変化、およ
び線分描画終了に対応してＮＯＲゲート（９１）から負
論理のダブルバッファメモリ切替えタイミング検出フラ
グを出力することができる。 尚、第５図に示すデコーダ、および八Ｎ０−０Ｒ−ＴＮ
ＶＥ’ＲＴＥＲは簡単にＰΔ［（Ｐｒｏｇｒａｍａｂｌ
ｅ＾ｆｌｅｙ Ｌｏａｉｃ ）化することができる。 第６図は上記の実施例において例示された回路構成によ
り生成されたダブルバッフ７メモリ切替えタイミング検
出フラグに基いてＤＤＡを停止させることなく、ＤＲＡ
Ｍのタイミング制御、およびダブルバッファメモリ切替
えを行なわせるための回路構成を示す図であり、８つの
Ｄ −Ｆ Ｆ （１０１）（１０２）・・・（１０８）
を有している。 上記Ｄ −Ｆ Ｆ （１０１）は、図示しないＣＲＴコ
ントローラから出力される水平同期信号ト１ｓＹＮｃ（
第７図Ｃ参照）をタイミング入力とし、かつリード転送
、或はリフレッシュを受付けたか否かを示すハンドシェ
ーク信号Ｈ３Ｉ （第７図Ｃ参照）をクリア入力として
、ＤＲＡＭに対するリード転送、或はリフレッシュの要
求が発生しているか否かを示すＱ出力信号Ｑ１ （第
７図Ｃ参照）を生成するものであり、このＱ出力信号Ｑ
１はそのまま、サンプリングストローブ信号５ＲＧＫ
（第７図し参照）をタイミング入力とするＤ −Ｆ Ｆ
（１０２）のＤ入力端子に供給され、ＤＲＡＭに対す
る書込みサイクルか、リード転送、リフレッシュサイク
ルかを示すＱ出力信号Ｑ２ （第７図Ｍ参照）を生成
する。 上記Ｄ −Ｆ Ｆ （１０３）（１０４）はダブルバッ
ファメモリ切替えタイミング検出フラグＢＯＶＦ（第７
図Ｃ参照）を保持するものであり、互に選択的に動作す
る点を除けば、互に周一の動作を行なうようにしである
。即ち、上記Ｄ−Ｆ ＦのＱ出力信号を制御信号とする
ＮＡＮＯゲート（１０９）を通してダブルバッファメモ
リ切替えタイミング検出フラグＢＯＶＦがＤ入力端子に
供給されているとともに、１画素毎にレベルが変動する
ＯＤＡ画素ストローブ信号ＤＤΔＲＣＫ （第７図Ｃ参
照）がＯＲゲート（１１０）を通してタイミング入力端
子に供給されており、しかも、メモリ書込みサイクルが
受付けられたことを示す負論理のハンドシェーク信号Ｈ
８２（第７図Ｃ参照）がＯＲゲート（１１１）、および
ＡＮＤゲート（１１２）を通してクリア入力端子に供給
されている。そして、一方のＤ−ＦＦに対応させて、Ｄ
−Ｆ Ｆ （１’０８）から出力されるＱ出ノｊ信号５
ＥＬＡ（第７図り参照）、およびＱ出力信号５ＥＬＢ
（第７図Ｃ参照）がそれぞれＯＲゲート（１１０）（１
１１）ニ供給すレテおり、他方（７） ｏ −ｔ： Ｆ
−に対応させて、Ｄ −Ｆ Ｆ （１０８）から出力さ
れるＱ出力信号Ｓ Ｅ Ｌ Ａ 、および０出力信号Ｓ
Ｅ ｌ−ＢがそれぞれＯＲゲート（１１１）（１１０
）に供給されている。 したがって、ＯＲゲート（１１０）に供給されているＱ
出力信号５ＥＬＡ、或は◇出力信号５ＥＬＢの内、ロー
レベルである側のＤ−ＦＦがデータ保持用として選択さ
れ、ＤＤ八へ素ストローブ信号１） Ｄ Ａ ＲＣＫの
立上りのタイミングでダブルバッファメモリ切替えタイ
ミング検出フラグＢＯＶＦが取込まれる。但し、上記ダ
ブルバッファメモリ切替えタイミング検出フラグＢＯＶ
Ｆは、Φ出力信号により制御されるＮＡＮＤゲート（１
０９）を通して供給されているので（信号ＢＦ１、ＢＦ
２（第７図Ｉ、Ｊ）参照）、バッファメモリフルの状態
が発生しそうなタイミングでＤ入力端子に供給されると
同時に後述するＯＲゲート（１１３）に供給され、その
ままホールドされる。 上記Ｄ −Ｆ Ｆ （１０５）は、次のダブルバッファ
メモリ切替え状態に対応するＱ出力信＠Ｑ３を生成する
ものであり、０出力信号をＤ入力端子に供給していると
ともに、上記負論理のハンドシェーク信号Ｈ８２がタイ
ミング入力端子に供給されている。 上記Ｄ −Ｆ Ｆ （１０６）（１０７）は、グリッジ
を発生させることな（、クロックに同期したサンプリン
グストローブ信号５ＲＧＫを生成するものであり、メモ
リサイクル終了の２クロツク前を示す負論理パルス信号
ＭＢＦ２（第７図Ｃ参照）がＤ−Ｆ Ｆ（１０６）のタ
イミング入力端子に供給されているとともに、メモリサ
イクル中に必ず１回発生する負論理パルス信号ＣＡＳ
（例えば、ＤＲＡＭのカラムアドレスストローブ信号（
第７図Ｃ参照）】がプリセット入力端子に供給されてい
る。そｌ／で、上記Ｄ −Ｆ Ｆ （１０１）のＱ出力
信＠Ｑ１、および両Ｄ −Ｆ Ｆ （１０３）（１０４
）に対応するＮＡＮＤゲート（７０９）からの出力信号
をＯＲゲート（１１３）を通してＤ −Ｆ Ｆ （１０
７）のＤ入力端子に供給しているとともに、Ｄ −Ｆ
Ｆ （１０６）（１０７）の◇出力信号、およびサンプ
リングクロック信号ＳＣＫ （第７図Ｎ参照）を入力と
するＮＡＮＤゲート（１１４）からの出力信号をサンプ
リングストローブ信号５ＲＣＫとして出ノｊし、Ｄ−Ｆ
Ｆ （１０７）のタイミング入力端子にも供給してい
る。そして、上記負論理パルス信号ＣＡＳがＤ −Ｆ
Ｆ （１０７）のクリア入力端子に供給されている。ま
た、Ｄ −Ｆ Ｆ （１０７）のＱ出力信号を、立上り
のタイミングでメモリサイクルが開始することを示すス
タート信号（第７図Ｎ参照）として出力している。 上記Ｄ −Ｆ Ｆ （１０８）はダブルバッファメモリ
切替え用の信号５ＥＬＡＳＳＥＬＢをそれぞれＱ出力信
号、０出力信号として出力するものであり、上記Ｄ −
Ｆ Ｆ （１０５）のＱ出ノ〕信号がＤ入力端子に供給
されているとともに、上記サンプリングストローブ信号
５ＲＧＫがタイミング入力端子に供給されており、しか
も、上記ＯＲゲート（１１３）からの出力信号ＡＣＤＭ
（第７図に参照）がインバータ（１１５）を通してＧ
入力端子に供給されている。 したがって、Ｇ入力端子に供給される信号がローレベル
で、しかもサンプリングストローブ信号５ＲＣＫが立上
るタイミングで上記Ｄ −Ｆ Ｆ （１０５）からのＱ
出力信号を保持し、このＱ出力信号のレベルに対応させ
て、互に逆レベルとなるＱ出力信号ＳＥＬ△、およびＱ
出力信号５ＥＬｒ３を継続的に出力する。 さらに、負論理の初期化信号ＲＥＳ［Ｔ （第７図Ｎ参
照）が上記Ｄ −Ｆ Ｆ （１０１）（１０３）（１０
４）・・・（１０８）のクリア入力端子にそれぞれ供給
されている。 第６図に示す回路の動作は次のとおりである。 先ず、電源投入時、或は処理中断時等に、初期化信号Ｒ
ＥＳＥＨにより必要な初期化を行なう。 その後は、負論理のハンドシェーク信号Ｈ８２がタイミ
ング入力端子に供給される毎にＤ−ＦＦ（１０５）のＱ
出力信号のレベルが交互に変化するので、Ｇ入力端子に
ローレベル信号が供給され、か ３２ 一 つサンプリングストローブ信号５ＲＧＫが立上るタイミ
ングでＤ −Ｆ Ｆ （１０８）が上記Ｑ出力信号を保
持し、Ｑ出力信号のレベルに対応するＱ出力信号Ｓ Ｅ
Ｉ Ａ 、およびＯ出力信号５ＥＬＢを出力すること
ができる。したがって、Ｑ出力信号５ＥＬＡ１およびＱ
出力信号Ｓ Ｅ Ｌ Ｂのレベルに基いてＤ−Ｆ ｒ’
（１０３）（１０４１の何れかが選択される。即ち、
ＯＲゲート（１１０）にローレベル信号が供給されてい
る側のＤ−ＦＦが選択される。 そして、選択された側のＤ−ＦＦには、◇出力信号によ
り制御されるＮＡＮＤゲート（１０９）を通して、Ｄ入
力信号として、ダブルバッファメモリ切替えタイミング
検出フラグＢＯＶＦが供給されているとともに、ＯＲグ
ー）−（１１０）を通して、タイミング入力信号として
、ＤＤＡ画素ストローブ信号ＤＤＡＲＣＫが供給されて
いるのであるから、ＤＤＡ画素ストローブ信号ＤＤＡＲ
ＣＫの立上りのタイミングでダブルバッファメモリ切替
えタイミング検出フラグＢＯＶＦを取込み、そのまま保
持する。また、上記、ダブルバッファメモリ切替えタイ
ミング検出フラグＢＯＶＦは、Ｄ−ＦＦのＱ出力端子か
ら取出されるのではなく、ＮＡＮＤゲート（１０９）の
出力端子からそのまま取出されるのであるから、１画素
分の遅れを伴なうことなく、バッファメモリフルが発生
するタイミングでＯＲゲート（１１３）に供給され、Ｄ
−Ｆ Ｆ （１０７）のＤ入力端子に供給されること
により、Ｑ出力端子から、メモリサイクルの開始を示す
スタート信号を出力することができる。 そして、負論理のハンドシェーク信号Ｈ８２がタイミン
グ入力端子に供給される毎に、Ｄ−ＦＦ（１０３）（１
０４）の選択状態を切替えて、上記一連の動作を行なわ
せることができる。 第７図は第６図の回路の各部の動作を説明するタイミン
グチャートであり、Ｔ１の期間において画像データを読
出すリード転送動作が行なわれ、Ｔ ２． Ｔ ３の期
間において画像データの書込み動作が行なわれている。 したがって、第４図、および第５図に示す構成のタイミ
ング制御回路を各ブロックメモリに対応させて設けるこ
とにより、０ ［） Ａ （３）の演算動作を停止させ
ることな（、生成された画素データの画像メモリ（（ト
）に対する書込み動作を順次行なわせることができる。 また、上記の実施例において、ＤＲＡＭとして、デュア
ルポートＤＲＡＭを使用ずれば、表示のための読出し所
要時間を大巾に短縮することができ、９８％程度の時間
をデータ書込みのために割当てることができるので、全
体として、画像メモリに対するデータ書込み所要時間を
短縮することができる。 尚、この発明は上記の実施例に限定されるものではなく
、例えば、全てのＤＤＡに対して複数個のブロックメモ
リを割当てる代わりに、少なくとも１つのＯＤＡに対し
て複数個のブロックメモリを割当てることにより、全体
として見か（プ上のぬりつぶし画素描画速度をＯＤＡに
よるぬりつぶし画素生成速度を上回るようにすることが
可能であるほか、ｎｘｍ画素のダブルバッフ７メモリを
用いるとともに、ｎ個のＤＤＡから同時に出力されるぬ
りつぶし画素データをダブルバッファメモリに供給する
ことが可能であり、その他、この発明の要旨を変更しな
い範囲内において種々の設計変更を施すことが可能であ
る。 〈発明の効果〉 以上のようにこの発明は、画像メモリを複数のブロック
メモリで構成しておくとともに、スギャンラインに沿う
互に異なる線分に対応するぬりつぶし画素データを生成
する複数のＯＤＡを設けておき、タイミング制御手段か
ら出力される制御信号、および［）［）Ａ制御手段から
出力される制御信号に基いて、上記複数の１）ＯＡによ
り同時に複数のぬりつぶし画素データを生成するととも
に、互に並行させて該当するブロックメモリにぬりつぶ
し画素データを書込むようにしているので、必要やむを
得ない期間を除いてＤＤＡを停止させることなくぬりつ
ぶし画素データの生成を行なわせ、１画素当りに換算し
たぬりつぶし画素データの生成速度、および画像メモリ
に対する書込み速度を、ＤＤＡによるぬりつぶし画素生
成速度よりも早くして、自然な画像のリアルタイム処理
を行なわせることができるという特有の効果を奏する。
第１図はこの発明の画像メモリ書込み制御装置の一実施
例の一部を示すブロック図、 第２図はＯＤＡにより生成されたぬりつぶし画素データ
を画像メモリに書込むための構成を示でブロック図、 第３図は他の実施例を示す要部ブロック図、第４図Ａは
ＯＤＡをパイプライン化した状態を示す概略図、 第４図Ｂはアドレスデータの特定の桁の内容の変化を検
出するための回路構成の一例を丞す図、第５図はアドレ
スデータの特定の桁の内容の変化を検出するための回路
構成の他側を丞す図、第６図はダブルバッファメモリ切
替えタイミング検出フラグに基いてＤＲＡＭのタイミン
グ制御、およびダブルバッファメモリ切替えを行なわせ
るための回路構成を示す図、 第７図は第６図の回路図の動作を説明するタイミングチ
ャート、 第８図Ａは従来の多角形ぬりつぶし装置の構成を示すブ
ロック図、 第８図Ｂは従来のダブルバッファ方式を概略的に示す図
、 第９図は多角形の一例を示す図。 （１１）（１２）・・・（１４Ｈ２１Ｈ２２）・・・（
２４）・・・辺補間回路、（３］ （３１ａ）（３１ｂ
） （３２ａ）（３２ｂ）（３３ａ）（３３ｂ）・ＯＤ
Ａ、（４２）・・・プロセッサ、（９・・・画像メモ
リ、（５１）（５２）・・・（５４）・・・ブロックメ
モリ、（６１０６２）・・・（６４）・・・ダブルバッ
ファメモリ、（７１Ｈ７２）・・・（７４）・・・タイ
ミング制御回路特許出願人 ダイキン工業株式会社
例の一部を示すブロック図、 第２図はＯＤＡにより生成されたぬりつぶし画素データ
を画像メモリに書込むための構成を示でブロック図、 第３図は他の実施例を示す要部ブロック図、第４図Ａは
ＯＤＡをパイプライン化した状態を示す概略図、 第４図Ｂはアドレスデータの特定の桁の内容の変化を検
出するための回路構成の一例を丞す図、第５図はアドレ
スデータの特定の桁の内容の変化を検出するための回路
構成の他側を丞す図、第６図はダブルバッファメモリ切
替えタイミング検出フラグに基いてＤＲＡＭのタイミン
グ制御、およびダブルバッファメモリ切替えを行なわせ
るための回路構成を示す図、 第７図は第６図の回路図の動作を説明するタイミングチ
ャート、 第８図Ａは従来の多角形ぬりつぶし装置の構成を示すブ
ロック図、 第８図Ｂは従来のダブルバッファ方式を概略的に示す図
、 第９図は多角形の一例を示す図。 （１１）（１２）・・・（１４Ｈ２１Ｈ２２）・・・（
２４）・・・辺補間回路、（３］ （３１ａ）（３１ｂ
） （３２ａ）（３２ｂ）（３３ａ）（３３ｂ）・ＯＤ
Ａ、（４２）・・・プロセッサ、（９・・・画像メモ
リ、（５１）（５２）・・・（５４）・・・ブロックメ
モリ、（６１０６２）・・・（６４）・・・ダブルバッ
ファメモリ、（７１Ｈ７２）・・・（７４）・・・タイ
ミング制御回路特許出願人 ダイキン工業株式会社
Claims (1)
- 【特許請求の範囲】 １、直線補間演算器を用いて多角形をスキ ャンラインに沿う線分に分解し、各線分 毎にぬりつぶし画素データを生成して画 像メモリに書込むための制御装置におい て、画像メモリを複数のブロックメモリ で構成するとともに、スキャンラインに 沿う互に異なる線分に対応するぬりつぶ し画素データを生成する複数の直線補間 演算器を設け、直線補間演算器から出力 される座標データに対応して該当するブ ロックメモリへの画素データの書込みを 行なわせる制御信号を生成するタイミン グ制御手段、および分解された線分のス キャンラインと直交する方向の座標デー タに対応して該当する直線補間演算器を 動作させる制御信号を生成する直線補間 演算器制御手段を設けたことを特徴とす る多角形ぬりつぶし制御装置。 ２、直線補間演算器により生成される画素 データのブロックメモリへの書込みが、 ダブルバッファメモリを介して行なわれ る上記特許請求の範囲第１項記載の多角 形ぬりつぶし制御装置。 ３、１個の直線補間演算器に対応させて複 数個のブロックメモリを割当てていると ともに、タイミング制御手段が、１個の 直線補間演算器により生成される画素デ ータを順次異なるブロックメモリに書込 む状態を選択するものである上記特許請 求の範囲第１項、または第２項に記載の 多角形ぬりつぶし制御装置。 ４、タイミング制御手段が、スキャン方向 の座標データについては、ダブルバッフ ァメモリの容量に対応する下位所定桁が 変化するタイミングで制御信号を生成し、 スキャン方向と直角な方向の座標データ については、最も最下位桁が変化するタ イミングで制御信号を生成するものであ る上記特許請求の範囲第２項、または第 ３項に記載の多角形ぬりつぶし制御装置。 ５、画像メモリがデュアルポートダイナミ ックランダムアクセスメモリである上記 特許請求の範囲第１項から第４項の何れ かに記載の画像メモリ書込み制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266856A JPH07122905B2 (ja) | 1987-10-21 | 1987-10-21 | 多角形ぬりつぶし制御装置 |
| US07/260,512 US4958300A (en) | 1987-10-21 | 1988-10-20 | Polygon filling control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266856A JPH07122905B2 (ja) | 1987-10-21 | 1987-10-21 | 多角形ぬりつぶし制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108689A true JPH01108689A (ja) | 1989-04-25 |
| JPH07122905B2 JPH07122905B2 (ja) | 1995-12-25 |
Family
ID=17436613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62266856A Expired - Lifetime JPH07122905B2 (ja) | 1987-10-21 | 1987-10-21 | 多角形ぬりつぶし制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4958300A (ja) |
| JP (1) | JPH07122905B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6510711B2 (en) | 1999-12-22 | 2003-01-28 | Samsung Electronics Co., Ltd | Apparatus and method for sintering a sol-gel tube using a furnace having a rotating cap |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0371277A (ja) * | 1989-08-10 | 1991-03-27 | Daikin Ind Ltd | サーフェス・モデル描画方法およびその装置 |
| US5579410A (en) * | 1992-10-09 | 1996-11-26 | Mitsubishi Electric Semiconductor Software Corporation | Region filling circuit and method of filling a region |
| KR100243224B1 (ko) * | 1997-07-15 | 2000-02-01 | 윤종용 | 그래픽에서 타원 메꿈방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952380A (ja) * | 1982-09-17 | 1984-03-26 | Victor Co Of Japan Ltd | 補間装置 |
| US4475104A (en) * | 1983-01-17 | 1984-10-02 | Lexidata Corporation | Three-dimensional display system |
| US4725831A (en) * | 1984-04-27 | 1988-02-16 | Xtar Corporation | High-speed video graphics system and method for generating solid polygons on a raster display |
| JPH0746391B2 (ja) * | 1984-09-14 | 1995-05-17 | 株式会社日立製作所 | 図形シエ−デイング装置 |
-
1987
- 1987-10-21 JP JP62266856A patent/JPH07122905B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-20 US US07/260,512 patent/US4958300A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6510711B2 (en) | 1999-12-22 | 2003-01-28 | Samsung Electronics Co., Ltd | Apparatus and method for sintering a sol-gel tube using a furnace having a rotating cap |
Also Published As
| Publication number | Publication date |
|---|---|
| US4958300A (en) | 1990-09-18 |
| JPH07122905B2 (ja) | 1995-12-25 |
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