JPH01108743A - スタンダードセル方式集積回路 - Google Patents
スタンダードセル方式集積回路Info
- Publication number
- JPH01108743A JPH01108743A JP62267288A JP26728887A JPH01108743A JP H01108743 A JPH01108743 A JP H01108743A JP 62267288 A JP62267288 A JP 62267288A JP 26728887 A JP26728887 A JP 26728887A JP H01108743 A JPH01108743 A JP H01108743A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- chip
- standard cell
- input
- system integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にスタンダードセル方式に
よる集積回路に関する。
よる集積回路に関する。
スタンダードセル方式によるチップレイアウトでは、ゲ
ートアレーのようにマスター基板上にできる限り多くの
素子を配置しその範囲内で所望の論理を構成するのと異
なり、所望の論理構成に必要な素子しか配置しない、こ
のため、スタンダードセル方式のチップでは内部機能構
成に必要なスペースの外周に配置する人出力バッファの
数が相対的に少ないと入出力バッファの間にすき間（空
所）が生じる。そして、従来、この空所にはチップ周囲
を回って電源配線が布設される以外には、特にバタン形
成が行なわれることがなかった。
ートアレーのようにマスター基板上にできる限り多くの
素子を配置しその範囲内で所望の論理を構成するのと異
なり、所望の論理構成に必要な素子しか配置しない、こ
のため、スタンダードセル方式のチップでは内部機能構
成に必要なスペースの外周に配置する人出力バッファの
数が相対的に少ないと入出力バッファの間にすき間（空
所）が生じる。そして、従来、この空所にはチップ周囲
を回って電源配線が布設される以外には、特にバタン形
成が行なわれることがなかった。
しかし、上述した従来のスタンダードセル方式集積回路
は、ＣＭＯＳバッファを含む入出力ブロック間に、隙間
（空所）があると、外部からサージ入力があった場合に
生ずるラッチアップに対し、その誘因となるチップ基板
に流れ込んだキャリアを吸収する部分（ラッチアップ防
止機構）がゲートアレーに比して少なくなるため、ラッ
チアップ耐量がゲートアレ一方式集積回路よりも劣る、
という欠点があった。
は、ＣＭＯＳバッファを含む入出力ブロック間に、隙間
（空所）があると、外部からサージ入力があった場合に
生ずるラッチアップに対し、その誘因となるチップ基板
に流れ込んだキャリアを吸収する部分（ラッチアップ防
止機構）がゲートアレーに比して少なくなるため、ラッ
チアップ耐量がゲートアレ一方式集積回路よりも劣る、
という欠点があった。
第３図は従来のスタンダードセル方式集積回路のチップ
レイアウトの模式図、第４図はゲートアレ一方式集積回
路のチップレイアウトの模式図、第５図はＣＭＯ８入出
力ブロック部の断面図である。
レイアウトの模式図、第４図はゲートアレ一方式集積回
路のチップレイアウトの模式図、第５図はＣＭＯ８入出
力ブロック部の断面図である。
外部端子（図示せず）を経由して入出力バッファのＰチ
ャンネルトランジスタ７のソースのＰ＋領域１０３に流
れ込んだ電流はＮウェル１０２とＰ型Ｓｉ基板１０１と
でなる寄生ＰＮＰトランジスタＱｐを起動することがあ
り、このＰＮＰトランジスタＱｐのコレクタ電流は最低
電位の方向に、平面的な抵抗分布に従ってチップ基板電
流となって発散する。この時、同電流を吸い上げるラッ
チアップ防止機構のＰ＋領域１０４（ＧＮＤ配線に接続
されたＡｆ電極にコンタクトしている）がゲートアレー
のようにＱｐの近傍にあればそれより先に発散する電流
は減少するが、スタンダード−セル方式のように入出力
プロツタの空所９があると、遠方にまで大きな電流が到
達し易く寄生ＮＰＮ）ランジスタＱ、のエミッタベース
間電流を上昇させてサイリスタ構造による動作を生じ易
くする。すなわちラッチアップがより生じ易くなる。
ャンネルトランジスタ７のソースのＰ＋領域１０３に流
れ込んだ電流はＮウェル１０２とＰ型Ｓｉ基板１０１と
でなる寄生ＰＮＰトランジスタＱｐを起動することがあ
り、このＰＮＰトランジスタＱｐのコレクタ電流は最低
電位の方向に、平面的な抵抗分布に従ってチップ基板電
流となって発散する。この時、同電流を吸い上げるラッ
チアップ防止機構のＰ＋領域１０４（ＧＮＤ配線に接続
されたＡｆ電極にコンタクトしている）がゲートアレー
のようにＱｐの近傍にあればそれより先に発散する電流
は減少するが、スタンダード−セル方式のように入出力
プロツタの空所９があると、遠方にまで大きな電流が到
達し易く寄生ＮＰＮ）ランジスタＱ、のエミッタベース
間電流を上昇させてサイリスタ構造による動作を生じ易
くする。すなわちラッチアップがより生じ易くなる。
［問題点を解決するための手段〕
本発明のスタンダードセル方式集積回路は、内部論理領
域の外周に複数のＣＭＯＳバッファを含む入出力ブロッ
クを配置したチップを有するスタンダードセル方式集積
回路において、前記入出力ブロックの空所にラッチアッ
プ防止ブロックが挿入されているというものである。
域の外周に複数のＣＭＯＳバッファを含む入出力ブロッ
クを配置したチップを有するスタンダードセル方式集積
回路において、前記入出力ブロックの空所にラッチアッ
プ防止ブロックが挿入されているというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）は本発明の第１の実施例のチップレイアウ
トの模式図、第１図（ｂ）は第１図（ａ）のラッチアッ
プ防止ブロック部の平面図、第１図（ｃ）は第１図（ｂ
）のＡ−Ａ’線断面図である。
トの模式図、第１図（ｂ）は第１図（ａ）のラッチアッ
プ防止ブロック部の平面図、第１図（ｃ）は第１図（ｂ
）のＡ−Ａ’線断面図である。
この実施例は、内部論理領域の外周に複数の入出力ブロ
ック３を配置したチップ１を有するスタンダードセル方
式集積回路において、入出力ブロック３の空所にラッチ
アップ防止ブロック１０が挿入されているというもので
ある。
ック３を配置したチップ１を有するスタンダードセル方
式集積回路において、入出力ブロック３の空所にラッチ
アップ防止ブロック１０が挿入されているというもので
ある。
このラッチアップ防止ブロック１０内には、チップ基板
コンタクト配線５’ 、６’が平行に置かれる。そうし
て、チップ基板コンタクト配！１５’。
コンタクト配線５’ 、６’が平行に置かれる。そうし
て、チップ基板コンタクト配！１５’。
６′は、それぞれＧＮＤ電位のＡＮ電極１０５゜１０７
とその下方のＰ＋領域１０４，１０６及び両者を接続す
るための接続用開孔１０９，１１０によりなっている。
とその下方のＰ＋領域１０４，１０６及び両者を接続す
るための接続用開孔１０９，１１０によりなっている。
ラッチアップ防止用のチップ基板コンタクト配線５．５
’ 、６．６’についてはゲートアレ一方式集積回路と
同じパターンレイアウトを有しているので、ラッチアッ
プ耐量もゲートアレ一方式集積回路と同等になる。
’ 、６．６’についてはゲートアレ一方式集積回路と
同じパターンレイアウトを有しているので、ラッチアッ
プ耐量もゲートアレ一方式集積回路と同等になる。
第２図は本発明の第２の実施例のチップレイアウトの模
式図である。
式図である。
この実施例は、入出力ブロックの空所のうち、入出力ブ
ロック３に隣接する空所（１０’ ）にのみ、ラッチア
ップ防止ブロック１０′を配置して、入出力ブロック３
のＰチャンネルトランジスタの周囲をチップ基板コンタ
クト配線がとり囲むようにコの字状のチップ基板コンタ
クト配線１１を設け、５．６に゛接続しである。
ロック３に隣接する空所（１０’ ）にのみ、ラッチア
ップ防止ブロック１０′を配置して、入出力ブロック３
のＰチャンネルトランジスタの周囲をチップ基板コンタ
クト配線がとり囲むようにコの字状のチップ基板コンタ
クト配線１１を設け、５．６に゛接続しである。
なお、チップ基板コンタクト配線１１は、第１の実施例
と同様にＡｅ電極、接続用開孔、Ｐ＋領域の組からなっ
ている。
と同様にＡｅ電極、接続用開孔、Ｐ＋領域の組からなっ
ている。
この実施例はラッチアップ防止ブロックの数が少なくて
すむのでレイアウト設計が簡単になる利点がある。
すむのでレイアウト設計が簡単になる利点がある。
なお、ラッチアップ防止ブロック内のチップ基板コンタ
クト配線は、必ずしも本体のチップ基板コンタクト配線
と接続する必要はなく、他の適当な手段によってＧＮＤ
電位のような一定電位端子に接続しておいてもよい。
クト配線は、必ずしも本体のチップ基板コンタクト配線
と接続する必要はなく、他の適当な手段によってＧＮＤ
電位のような一定電位端子に接続しておいてもよい。
以上説明したように本発明は、入出力ブロック空所をそ
のまま放置することなく、チップ基板をＧＮＤ電位に保
つためのチップ基板コンタクト配線等のラッチアップ防
止手段を配置するラッチアップ防止ブロックを挿入する
ことにより、スタンダートセル方式集積回路のラッチア
ップ耐量が改善される効果がある。
のまま放置することなく、チップ基板をＧＮＤ電位に保
つためのチップ基板コンタクト配線等のラッチアップ防
止手段を配置するラッチアップ防止ブロックを挿入する
ことにより、スタンダートセル方式集積回路のラッチア
ップ耐量が改善される効果がある。
尚、以上の説明では、ラッチアップ耐量低下防止手段と
してチップ基板コンタクト配線のみについてふれたが、
これ以外の方法、例えば最高電位に接続したＮウェル領
域を並設するなどの従来技術が本発明に従って入出力ブ
ロックの空所に配置されても良い。
してチップ基板コンタクト配線のみについてふれたが、
これ以外の方法、例えば最高電位に接続したＮウェル領
域を並設するなどの従来技術が本発明に従って入出力ブ
ロックの空所に配置されても良い。
第１図（ａ）は本発明の第１の実施例のチップレイアウ
トの模式図、第１図（ｂ）は第１図（ａ）のラッチアッ
プ防止ブロック部の平面図、第１図（ｃ）は第１図（ｂ
）のＡ−Ａ’線断面図、第２図は第２の実施例のチップ
レイアウトの模式図、第３図は従来例のチップレイアウ
トの模式図、第４図はゲートアレ一方式集積回路のチッ
プレイアウトの模式図、第５図はＣＭＯ３入出力ブロッ
ク部の断面図である。 １・・・チップ、２・・・内部論理領域、３・・・入出
力ブロック、４・・・ポンディングパッド、５．５’。 ６．６′・・・チップ基板コンタクト配線、７・・・Ｐ
チャンネルトランジスタ、８・・・Ｎチャンネルトラン
ジスタ、９・・・入出力ブロックの空所、１０゜１０′
・・・ラッチアップ防止ブロック、１１・・・チップ基
板コンタクト配線、１０１・・・Ｐ型Ｓｉ基板、１０２
・・・Ｎウェル、１０３，１０４・・・Ｐ＋領域、１０
５・・・Ａｆ電極、１０６・・・Ｐ＋領域、１０７・・
・ｋｌ電極、１０８・・・Ｎ＋領領域
トの模式図、第１図（ｂ）は第１図（ａ）のラッチアッ
プ防止ブロック部の平面図、第１図（ｃ）は第１図（ｂ
）のＡ−Ａ’線断面図、第２図は第２の実施例のチップ
レイアウトの模式図、第３図は従来例のチップレイアウ
トの模式図、第４図はゲートアレ一方式集積回路のチッ
プレイアウトの模式図、第５図はＣＭＯ３入出力ブロッ
ク部の断面図である。 １・・・チップ、２・・・内部論理領域、３・・・入出
力ブロック、４・・・ポンディングパッド、５．５’。 ６．６′・・・チップ基板コンタクト配線、７・・・Ｐ
チャンネルトランジスタ、８・・・Ｎチャンネルトラン
ジスタ、９・・・入出力ブロックの空所、１０゜１０′
・・・ラッチアップ防止ブロック、１１・・・チップ基
板コンタクト配線、１０１・・・Ｐ型Ｓｉ基板、１０２
・・・Ｎウェル、１０３，１０４・・・Ｐ＋領域、１０
５・・・Ａｆ電極、１０６・・・Ｐ＋領域、１０７・・
・ｋｌ電極、１０８・・・Ｎ＋領領域
Claims (1)
- 内部論理領域の外周に複数のＣＭＯＳバッファを含む
入出力ブロックを配置したチップを有するスタンダード
セル方式集積回路において、前記入出力ブロックの空所
にラッチアップ防止ブロックが挿入されていることを特
徴とするスタンダードセル方式集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267288A JPH065693B2 (ja) | 1987-10-21 | 1987-10-21 | スタンダードセル方式集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267288A JPH065693B2 (ja) | 1987-10-21 | 1987-10-21 | スタンダードセル方式集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108743A true JPH01108743A (ja) | 1989-04-26 |
| JPH065693B2 JPH065693B2 (ja) | 1994-01-19 |
Family
ID=17442748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267288A Expired - Lifetime JPH065693B2 (ja) | 1987-10-21 | 1987-10-21 | スタンダードセル方式集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065693B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7891893B2 (en) | 2006-06-29 | 2011-02-22 | Toshiba Tec Kabushiki Kaisha | Printing apparatus including plural printheads and a drive mechanism for the platen rollers |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7505817B1 (ja) | 2023-04-18 | 2024-06-25 | 株式会社ジョンクェルコンサルティング | 二酸化炭素含有ガスの処理システム、および二酸化炭素含有ガスの処理方法 |
-
1987
- 1987-10-21 JP JP62267288A patent/JPH065693B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7891893B2 (en) | 2006-06-29 | 2011-02-22 | Toshiba Tec Kabushiki Kaisha | Printing apparatus including plural printheads and a drive mechanism for the platen rollers |
| US8313258B2 (en) | 2006-06-29 | 2012-11-20 | Toshiba Tec Kabushiki Kaisha | Printing apparatus including plural printheads for printing both sides of paper |
| US8506188B2 (en) | 2006-06-29 | 2013-08-13 | Toshiba Tec Kabushiki Kaisha | Printing apparatus including plural printheads and a drive mechanism for the platen rollers |
| US8506187B2 (en) | 2006-06-29 | 2013-08-13 | Toshiba Tec Kabushiki Kaisha | Printing apparatus including plural printheads and a drive mechanism for the platen rollers |
| US8506189B2 (en) | 2006-06-29 | 2013-08-13 | Toshiba Tec Kabushiki Kaisha | Printing apparatus including plural printheads and a drive mechanism for the platen rollers |
| US8529143B2 (en) | 2006-06-29 | 2013-09-10 | Toshiba Tec Kabushiki Kaisha | Printing apparatus including plural printheads and a drive mechanism for the platen rollers |
| US8616792B2 (en) | 2006-06-29 | 2013-12-31 | Toshiba Tec Kabushiki Kaisha | Printing apparatus including plural printheads and a pinch roller arrangement |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065693B2 (ja) | 1994-01-19 |
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Legal Events
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|---|---|---|---|
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