JPH01108745A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01108745A JPH01108745A JP62267162A JP26716287A JPH01108745A JP H01108745 A JPH01108745 A JP H01108745A JP 62267162 A JP62267162 A JP 62267162A JP 26716287 A JP26716287 A JP 26716287A JP H01108745 A JPH01108745 A JP H01108745A
- Authority
- JP
- Japan
- Prior art keywords
- external
- terminals
- signal line
- terminal
- grounding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
- H10W44/203—Electrical connections
- H10W44/216—Waveguides, e.g. strip lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5475—Dispositions of multiple bond wires multiple bond wires connected to common bond pads at both ends of the wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は半導体装置、特にマイクロ波帯〜準ミリ波帯
ＭＭ Ｉ Ｇ （＝ Ｈｏｎｏｌｉｔ旧ＣＨｉｃｒｏｗ
ａｖｅ ＩｎＬｅＱｒａｔＯｄ Ｃ１ｒｃｕｉｔ）の構
造に関するものである。
ＭＭ Ｉ Ｇ （＝ Ｈｏｎｏｌｉｔ旧ＣＨｉｃｒｏｗ
ａｖｅ ＩｎＬｅＱｒａｔＯｄ Ｃ１ｒｃｕｉｔ）の構
造に関するものである。
第４図は従来の半導体装置であるＭＭＩＧの実装状態を
示す斜視図である。同図において、１はパッケージ基板
であり、このパッケージ基板１の四部１ａのほぼ中央部
にＭＭＩＣ基板２が搭載されてパッケージ基板１の凹部
１ａの両側方Ｉｌｌの表面とＭＭＩＣ塁板２の表面とが
同じ高さにｔｏｉＩえられている。このＭＭ Ｉ Ｃ基
板２上の左側領域のほぼ中央部に入力端子３が設けられ
ており、この入力端′ｆ３からＭＭ Ｉ ＣＭＭ２Ｏ中
央部に設けられた回路部（図示省略）に入力信号線路４
が伸びており、この入力信号線路４により入力端子３と
回路部とが電気的に接続されている。ざらに、回路部か
らＭＭ Ｉ Ｃ基板２上の右側領域のほぼ中央部に設け
られた出力端子５に出力信号線路６が伸びており、この
出力信号線路６により出力端子５と回路部とが電気的に
接続されている。また、ＭＭＩＣ基板２上の四隅には接
地端子７ａ〜７ｄが設けられており、接地端子７ａ、７
ｂが接地線路８ａで、また、接地端子７ｃ、７ｄが接地
線路８ｂでそれぞれ電気的に接続されている。この接地
線路８ａ、 ８ｂが入力信号線路４および出力信号線路
６をはさみ、いわゆる−」プレーナラインを形成してい
る。一方、パッケージ基板１の四部１ａの左側方位置に
は入力端子３に対応して外部入力端子９が設けられてお
り、さらに、この外部入力端子９から入力信））線路４
の延長線上に外部入力信号線路１０が設けられている。
示す斜視図である。同図において、１はパッケージ基板
であり、このパッケージ基板１の四部１ａのほぼ中央部
にＭＭＩＣ基板２が搭載されてパッケージ基板１の凹部
１ａの両側方Ｉｌｌの表面とＭＭＩＣ塁板２の表面とが
同じ高さにｔｏｉＩえられている。このＭＭ Ｉ Ｃ基
板２上の左側領域のほぼ中央部に入力端子３が設けられ
ており、この入力端′ｆ３からＭＭ Ｉ ＣＭＭ２Ｏ中
央部に設けられた回路部（図示省略）に入力信号線路４
が伸びており、この入力信号線路４により入力端子３と
回路部とが電気的に接続されている。ざらに、回路部か
らＭＭ Ｉ Ｃ基板２上の右側領域のほぼ中央部に設け
られた出力端子５に出力信号線路６が伸びており、この
出力信号線路６により出力端子５と回路部とが電気的に
接続されている。また、ＭＭＩＣ基板２上の四隅には接
地端子７ａ〜７ｄが設けられており、接地端子７ａ、７
ｂが接地線路８ａで、また、接地端子７ｃ、７ｄが接地
線路８ｂでそれぞれ電気的に接続されている。この接地
線路８ａ、 ８ｂが入力信号線路４および出力信号線路
６をはさみ、いわゆる−」プレーナラインを形成してい
る。一方、パッケージ基板１の四部１ａの左側方位置に
は入力端子３に対応して外部入力端子９が設けられてお
り、さらに、この外部入力端子９から入力信））線路４
の延長線上に外部入力信号線路１０が設けられている。
また、パッケージ基板１の凹部１ａの右側方位置には出
力端？５に対応して外部出力端子１１が設けられており
、さらに、この外部出力端Ｐ１１から出力信号線路６の
延長線上に外部出力信号線路１２が設けられている。そ
して、外部入力端子９と入力端子３とが金ワイヤ１３に
より電気的に接続され、また、外部出力端？’ｌｌと出
力ＩＰ５とが金ワイヤ１４により電気的に接続されてい
る。なお、パッケージ基板１の凹部１ａは全面メツ許さ
れ接地されているチップキャリア１５であり、このチッ
プキャリア１５と接地端子７ａ〜７ｄとがそれぞれ金ワ
イヤ１６ａ〜１６ｄにより電気的に接続されて接地線路
８ａ、８ｂを接地している。
力端？５に対応して外部出力端子１１が設けられており
、さらに、この外部出力端Ｐ１１から出力信号線路６の
延長線上に外部出力信号線路１２が設けられている。そ
して、外部入力端子９と入力端子３とが金ワイヤ１３に
より電気的に接続され、また、外部出力端？’ｌｌと出
力ＩＰ５とが金ワイヤ１４により電気的に接続されてい
る。なお、パッケージ基板１の凹部１ａは全面メツ許さ
れ接地されているチップキャリア１５であり、このチッ
プキャリア１５と接地端子７ａ〜７ｄとがそれぞれ金ワ
イヤ１６ａ〜１６ｄにより電気的に接続されて接地線路
８ａ、８ｂを接地している。
次に、上記のように構成された。半導体装置の動作につ
いて説明する。外部人力信″；３線路１０に与えられた
Ｒ Ｆ （” Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号
は外部入力ＱｔＪ ｊ’ ９ 、金ワイＡア１３ 、入
力端子３および入力信号線路４を介して回路部に与えら
れる。一方、回路部よりの出力信号は出力信号線路６．
出力端子５．金ワイヤ１４．外部出力端子１１および外
部出力信号線路１２を介して素子外部に取り出される。
いて説明する。外部人力信″；３線路１０に与えられた
Ｒ Ｆ （” Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号
は外部入力ＱｔＪ ｊ’ ９ 、金ワイＡア１３ 、入
力端子３および入力信号線路４を介して回路部に与えら
れる。一方、回路部よりの出力信号は出力信号線路６．
出力端子５．金ワイヤ１４．外部出力端子１１および外
部出力信号線路１２を介して素子外部に取り出される。
（発明が解決しようとする問題点〕
従来の半導体装置は以上のように構成されているので、
入力ｆａ了３と外部入力端″Ｆ９との闇を金ワイヤ１３
で、出ツノ端子５と外部出力端子１１との間を金ワイヤ
１４で、また、チップキャリア１５と接地端子７ａ〜７
ｄとの間をそれぞれ金ワイヤ１６ａ〜１６ｄで電気的に
接続するためにワイヤボンディング工程が必要となり、
アゼンプリを複雑なものにしていた。
入力ｆａ了３と外部入力端″Ｆ９との闇を金ワイヤ１３
で、出ツノ端子５と外部出力端子１１との間を金ワイヤ
１４で、また、チップキャリア１５と接地端子７ａ〜７
ｄとの間をそれぞれ金ワイヤ１６ａ〜１６ｄで電気的に
接続するためにワイヤボンディング工程が必要となり、
アゼンプリを複雑なものにしていた。
また、一般的に信号の周波数が高い場合には金ワイヤ１
３，１４．１６ａ 〜１６ｄのインダクタンスも無視で
きなくなり、極力この値を小さくしなければならない。
３，１４．１６ａ 〜１６ｄのインダクタンスも無視で
きなくなり、極力この値を小さくしなければならない。
そのため、上記のごと（、パッケージ基板１の凹部１ａ
の両側方位置の表面とＭＭ Ｉ Ｃ１板２の表面とが同
じ高さになるように、すなわち入力端子３と外部入力端
子９とがまた出力端子５と外部出力端子１１とがそれぞ
れ同じ高さになるようにして金ワイヤ１．３．１４の長
さを極力短くしていた。したがって、上記の理由からパ
ッケージの形状に一定の制限が加えられ、パッケージ設
露１の自由度が低下するという問題があった。
の両側方位置の表面とＭＭ Ｉ Ｃ１板２の表面とが同
じ高さになるように、すなわち入力端子３と外部入力端
子９とがまた出力端子５と外部出力端子１１とがそれぞ
れ同じ高さになるようにして金ワイヤ１．３．１４の長
さを極力短くしていた。したがって、上記の理由からパ
ッケージの形状に一定の制限が加えられ、パッケージ設
露１の自由度が低下するという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、７センブリが同車で、寄生インダクタンスが
低く、しかもパッケージ設計の自由度が高い半導体装置
を提供することを目的とする。
たもので、７センブリが同車で、寄生インダクタンスが
低く、しかもパッケージ設計の自由度が高い半導体装置
を提供することを目的とする。
この発明に係る半導体装ｔは、パッケージ基板上に設け
られた複数の外部端子と、前記パッケージ基板上に搭載
された半導体基板と、前記半導体填板上に前記′ｍ数の
外部端子と位置的に対応させて設番ノられた複数の端子
とを備え、位置的に対応する前記複数の端子と前記複数
の外部端子とが前記半導体基板を目通して設けられた複
数のバイアホールを利用してそれぞれ電気的に接続され
ている。
られた複数の外部端子と、前記パッケージ基板上に搭載
された半導体基板と、前記半導体填板上に前記′ｍ数の
外部端子と位置的に対応させて設番ノられた複数の端子
とを備え、位置的に対応する前記複数の端子と前記複数
の外部端子とが前記半導体基板を目通して設けられた複
数のバイアホールを利用してそれぞれ電気的に接続され
ている。
（作用）
この発明における半導体装置は、位置的に対応する複数
の端子と複数の外部端子とが、半導体基板を貫通してＱ
＜プられた複数のバイアホールを利用してそれぞれ電気
的に接続されているので、前記複数の端子と前記複数の
外部端子との間のそれぞれの寄生インダクタンスが低減
されるとともに、前記複数の端子と前記複数の外部端子
とを同一高さに揃えなければならないというパッケージ
設計上のｔ、ＩＪ約がなくなりパッケージ設計の自由度
が高くなる。また、上記のような構造においては、ワイ
ヤボンディングは不要であり、ワイヤボンディング工程
を省略でき、アセンブリがｍ単になる。
の端子と複数の外部端子とが、半導体基板を貫通してＱ
＜プられた複数のバイアホールを利用してそれぞれ電気
的に接続されているので、前記複数の端子と前記複数の
外部端子との間のそれぞれの寄生インダクタンスが低減
されるとともに、前記複数の端子と前記複数の外部端子
とを同一高さに揃えなければならないというパッケージ
設計上のｔ、ＩＪ約がなくなりパッケージ設計の自由度
が高くなる。また、上記のような構造においては、ワイ
ヤボンディングは不要であり、ワイヤボンディング工程
を省略でき、アセンブリがｍ単になる。
第１図はこの発明の一実施例である半導体装置の斜視図
、第２図は第１図の要部斜視図である。
、第２図は第１図の要部斜視図である。
両図において、１は平坦なパッケージ葛根である。
このパッケージ基板１上の右側領域には、ＭＭＩＣ基板
２の出力端子５に対応する位Ｃに外部出力端子１１が設
けられるとともに、この外部出力端子１１から右側方向
に向けて外部出力線路１２が設けられる。また、ＭＭ
Ｉ Ｇ基板２の接地端？７ｂ、７ｄに対応して外部接地
端子１７ｂ、１７ｄが設けられており、さらに、これら
外部接地端子１７ｂ、１７ｄのそれぞれから外部出力線
路１２に対して平行に外部接地線路１８ｂ、１８ｄが設
けられている。一方、詳細な図示は省略されているが、
パッケージ基板１上の左側領域らその右側領域と左右対
称に構成されている。すなわち、ＭＭＩＣＪＩ板２の入
力端子３に対応するパッケージ基板１上に外部入力端子
（図示省略）が設けられるとと６に、この外部入カニａ
ｆから左側方に向けて外部入力線路１０が形成される。
２の出力端子５に対応する位Ｃに外部出力端子１１が設
けられるとともに、この外部出力端子１１から右側方向
に向けて外部出力線路１２が設けられる。また、ＭＭ
Ｉ Ｇ基板２の接地端？７ｂ、７ｄに対応して外部接地
端子１７ｂ、１７ｄが設けられており、さらに、これら
外部接地端子１７ｂ、１７ｄのそれぞれから外部出力線
路１２に対して平行に外部接地線路１８ｂ、１８ｄが設
けられている。一方、詳細な図示は省略されているが、
パッケージ基板１上の左側領域らその右側領域と左右対
称に構成されている。すなわち、ＭＭＩＣＪＩ板２の入
力端子３に対応するパッケージ基板１上に外部入力端子
（図示省略）が設けられるとと６に、この外部入カニａ
ｆから左側方に向けて外部入力線路１０が形成される。
また、ＭＭＩＣＥｔ板２の接地端子７ａ、７ｃに対応し
て外部接地端子（図示省略）が設けられており、さらに
、これら外部接地端子のそれぞれから外部入力線路１０
に対して平行に外部接地線路１８８．１８Ｇが形成され
ている。
て外部接地端子（図示省略）が設けられており、さらに
、これら外部接地端子のそれぞれから外部入力線路１０
に対して平行に外部接地線路１８８．１８Ｇが形成され
ている。
ＭＭＩＣ基板２の右側領域には、出力信号線路６に連続
してバイアホール１９が設けられるとともに、接地線路
Ｂａ、Ｂｂに連続してバイアホール２０ｂ、２０ｄ／ｆ
ｉ設けられる。同様に、ＭＭＩＣ基板２の左側領域にも
、入力信号線路４に連続してバイアホール２１が設けら
れるとともに、接地線路８ａ、８ｂに連続してバイアホ
ール２０ａ。
してバイアホール１９が設けられるとともに、接地線路
Ｂａ、Ｂｂに連続してバイアホール２０ｂ、２０ｄ／ｆ
ｉ設けられる。同様に、ＭＭＩＣ基板２の左側領域にも
、入力信号線路４に連続してバイアホール２１が設けら
れるとともに、接地線路８ａ、８ｂに連続してバイアホ
ール２０ａ。
２０ｃが設けられる。そして、これら各バイアホール１
９．２０ａ 〜２０ｄ、２１には配線用の金属がそれぞ
れ充填され、それぞれの配線用金属の上面で出力端子５
．接地端子７ａ〜７ｄおよび入力端子３が形成される。
９．２０ａ 〜２０ｄ、２１には配線用の金属がそれぞ
れ充填され、それぞれの配線用金属の上面で出力端子５
．接地端子７ａ〜７ｄおよび入力端子３が形成される。
また、第３図に示すように、ＭＭＩ Ｃｌ器板の裏面側
には、バイアホール１９．２１を避けてバイアホール２
０ａ〜２Ｏｄ内の配線用金属とのみ電気的に接続される
接地電極２２が形成され、−方、パッケージ基板１上に
は、上記接地電極２２に対応して四隅の外部接地端子１
７ｂ、１７ｄ（左側の外部接地端子は図示省略）とのみ
電気的に接続される接地電極２３が形成される。そして
、各バイアホール１９，２０ａ 〜２０ｄ、２１を外部
出力端子１１．外部接地端子１７ｂ、１７ｄ（左側の外
部接地ｉＦは図示省略）および外部入力端子（図示省略
）にそれぞれ位置的に対応させた状態で、両接地電極２
２．２３が相互に重ね合わせてダイボンドにより接続さ
れる。こうして、外部出力信号線路１２．外部接地線路
１８ａ〜１８ｄおよび外部入力信号線路１０が、バイア
ホール１９．２０ａ 〜２０ｄ、２１を介して、出力端
子５．接地端子７ａ〜７ｄ、および入力端子３をそれぞ
れ電気的に接続される。
には、バイアホール１９．２１を避けてバイアホール２
０ａ〜２Ｏｄ内の配線用金属とのみ電気的に接続される
接地電極２２が形成され、−方、パッケージ基板１上に
は、上記接地電極２２に対応して四隅の外部接地端子１
７ｂ、１７ｄ（左側の外部接地端子は図示省略）とのみ
電気的に接続される接地電極２３が形成される。そして
、各バイアホール１９，２０ａ 〜２０ｄ、２１を外部
出力端子１１．外部接地端子１７ｂ、１７ｄ（左側の外
部接地ｉＦは図示省略）および外部入力端子（図示省略
）にそれぞれ位置的に対応させた状態で、両接地電極２
２．２３が相互に重ね合わせてダイボンドにより接続さ
れる。こうして、外部出力信号線路１２．外部接地線路
１８ａ〜１８ｄおよび外部入力信号線路１０が、バイア
ホール１９．２０ａ 〜２０ｄ、２１を介して、出力端
子５．接地端子７ａ〜７ｄ、および入力端子３をそれぞ
れ電気的に接続される。
次に、上記のように構成された半尋体！Ａ四の動作につ
いて説明する。外部出力線路）線路１０に与えられたＲ
Ｆ信号は外部入力端子（図示省略）よりバイアホール２
１を通して入力端′：ｆ３に伝わり、さらに入力信号線
路４を介して回路部に与えられる。一方、回路部よりの
出力信号は出力信号線路６から出力端子５に伝わり、バ
イアホール１９を通り外部出力端子１１．外部出力信号
線路１２を経て素子外部に取り出される。また、接地線
路８ａには、外部接地線路１８ａ、外部接地端子（図示
省略）、バイアホール２０ａおよび接地端子７ａを介し
て電子が供給されるとと乙に、外部接地線路１８ｂ、外
部接地端子１７ｂ、バイアホール２０ｂ、外部接地端子
７ｂを介して電子が供給される。一方、接地線路８ｂに
は、外部接地線路１８Ｇ、外部接地端子（図示省略）、
バイアホール２０Ｃ１接地端子７Ｃを介して電子が供給
されるととらに、外部接地線路１８ｄ、外部接地端子１
７ｄ、バイアホール２０ｄ、接地端子７ｄを介して電子
が供給される。
いて説明する。外部出力線路）線路１０に与えられたＲ
Ｆ信号は外部入力端子（図示省略）よりバイアホール２
１を通して入力端′：ｆ３に伝わり、さらに入力信号線
路４を介して回路部に与えられる。一方、回路部よりの
出力信号は出力信号線路６から出力端子５に伝わり、バ
イアホール１９を通り外部出力端子１１．外部出力信号
線路１２を経て素子外部に取り出される。また、接地線
路８ａには、外部接地線路１８ａ、外部接地端子（図示
省略）、バイアホール２０ａおよび接地端子７ａを介し
て電子が供給されるとと乙に、外部接地線路１８ｂ、外
部接地端子１７ｂ、バイアホール２０ｂ、外部接地端子
７ｂを介して電子が供給される。一方、接地線路８ｂに
は、外部接地線路１８Ｇ、外部接地端子（図示省略）、
バイアホール２０Ｃ１接地端子７Ｃを介して電子が供給
されるととらに、外部接地線路１８ｄ、外部接地端子１
７ｄ、バイアホール２０ｄ、接地端子７ｄを介して電子
が供給される。
以上のように、バイアボール１９．２０ａ〜２０ｄ、２
１によりＭＭ Ｉ Ｃ基板２上の各端？５゜７ａ〜７ｄ
、３とパッケージ基板１上の各端子１１．１７ｂ、１７
ｄ（一部図示省略）とを電気的に接続しているので、金
ワイヤによるワイヤボンディング工程を省略できてアセ
ンブリが簡単となるとともに、金ワイヤに比べ寄生イン
ダクタンスも低減でき、さらに、パッケージ基板１の形
状に対する制約もなくなってパッケージ設計の自由度が
高くなる。
１によりＭＭ Ｉ Ｃ基板２上の各端？５゜７ａ〜７ｄ
、３とパッケージ基板１上の各端子１１．１７ｂ、１７
ｄ（一部図示省略）とを電気的に接続しているので、金
ワイヤによるワイヤボンディング工程を省略できてアセ
ンブリが簡単となるとともに、金ワイヤに比べ寄生イン
ダクタンスも低減でき、さらに、パッケージ基板１の形
状に対する制約もなくなってパッケージ設計の自由度が
高くなる。
なお、上記実施例では入力、出力および接地部分にバイ
アホールを設【ノる場合について説明したが、これらの
部分以外の回ｆｆ１ｆｆｌ極部分、たとえばバイアス部
分についても上記と同様に、ＭＭＩＣ塁板２合板２１通
してバイアホールを設けるようにしてもよい。
アホールを設【ノる場合について説明したが、これらの
部分以外の回ｆｆ１ｆｆｌ極部分、たとえばバイアス部
分についても上記と同様に、ＭＭＩＣ塁板２合板２１通
してバイアホールを設けるようにしてもよい。
以上のように、この発明の半導体装置によれば、位置的
に対応する゛ト導体基板上の複数の端子とパッケージ基
板上の複数の外部端子とを、半々体塁板を量適して設け
られた複数のバイアホールによりそれぞれ電気的に接続
しているの゛で、ワイヤボンディングｒ程が省略でき、
アセンブリが簡単になるとともに、前記複数の端゛Ｔと
前記複数の外部端子との間のそれぞれの寄生インダクタ
ンスが低減され、しかもパッケージｗｉ８１上の制約が
なくなリパッケージ設計の自由度が高くなるという効果
がある。
に対応する゛ト導体基板上の複数の端子とパッケージ基
板上の複数の外部端子とを、半々体塁板を量適して設け
られた複数のバイアホールによりそれぞれ電気的に接続
しているの゛で、ワイヤボンディングｒ程が省略でき、
アセンブリが簡単になるとともに、前記複数の端゛Ｔと
前記複数の外部端子との間のそれぞれの寄生インダクタ
ンスが低減され、しかもパッケージｗｉ８１上の制約が
なくなリパッケージ設計の自由度が高くなるという効果
がある。
【図面の簡単な説明】
第１図はこの発明の一実施例である半導体装置の斜視図
、第２図は第１図のｖ１部斜視図、第３図はダイボンド
方法を説明するための図、第４図は従来の半導体装置の
斜視図である。 図において、１はパッケージ基板、２はＭＭＩＣｍ板、
３は入力端子、５は出力端７’、７ａ〜７ｄは接地端子
、９は外部入力端子、１１は外部出力端子、１７ｂ、１
７ｄは外部接地端？−，１９゜２０ａ〜２０６．２１は
バイアボールである。 なお、各図中同一符号は同一・または相当部分を示す。 代理人 大 岩 増 雄 第１図 １９２０ａ〜２０ｄ２１：にイアホール第４図
、第２図は第１図のｖ１部斜視図、第３図はダイボンド
方法を説明するための図、第４図は従来の半導体装置の
斜視図である。 図において、１はパッケージ基板、２はＭＭＩＣｍ板、
３は入力端子、５は出力端７’、７ａ〜７ｄは接地端子
、９は外部入力端子、１１は外部出力端子、１７ｂ、１
７ｄは外部接地端？−，１９゜２０ａ〜２０６．２１は
バイアボールである。 なお、各図中同一符号は同一・または相当部分を示す。 代理人 大 岩 増 雄 第１図 １９２０ａ〜２０ｄ２１：にイアホール第４図
Claims (1)
- （１）パッケージ基板上に設けられた複数の外部端子と
、前記パッケージ基板上に搭載された半導体基板と、前
記半導体基板上に前記複数の外部端子と位置的に対応さ
せて設けられた複数の端子とを備えた半導体装置におい
て、 位置的に対応する前記複数の端子と前記複数の外部端子
とが前記半導体基板を貫通して設けられた複数のバイア
ホールを利用してそれぞれ電気的に接続されていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267162A JPH01108745A (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267162A JPH01108745A (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01108745A true JPH01108745A (ja) | 1989-04-26 |
Family
ID=17440956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267162A Pending JPH01108745A (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01108745A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7521796B2 (en) | 1996-12-04 | 2009-04-21 | Seiko Epson Corporation | Method of making the semiconductor device, circuit board, and electronic instrument |
-
1987
- 1987-10-21 JP JP62267162A patent/JPH01108745A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470979B2 (en) | 1996-12-04 | 2008-12-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7511362B2 (en) | 1996-12-04 | 2009-03-31 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7521796B2 (en) | 1996-12-04 | 2009-04-21 | Seiko Epson Corporation | Method of making the semiconductor device, circuit board, and electronic instrument |
| US7842598B2 (en) | 1996-12-04 | 2010-11-30 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board, and electronic instrument |
| US7888260B2 (en) | 1996-12-04 | 2011-02-15 | Seiko Epson Corporation | Method of making electronic device |
| US8115284B2 (en) | 1996-12-04 | 2012-02-14 | Seiko Epson Corporation | Electronic component and semiconductor device, method of making the same and method of mounting the same, circuit board and electronic instrument |
| US8384213B2 (en) | 1996-12-04 | 2013-02-26 | Seiko Epson Corporation | Semiconductor device, circuit board, and electronic instrument |
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