JPH01108762A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01108762A JPH01108762A JP62266764A JP26676487A JPH01108762A JP H01108762 A JPH01108762 A JP H01108762A JP 62266764 A JP62266764 A JP 62266764A JP 26676487 A JP26676487 A JP 26676487A JP H01108762 A JPH01108762 A JP H01108762A
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- Japan
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- transistor
- trench
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- layer
- concentration
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に半導体基板に形成した溝の側
壁をチャンネル領域として用いるＭＯ８形トランジスタ
の構造およびその製造方法に関するものである。
壁をチャンネル領域として用いるＭＯ８形トランジスタ
の構造およびその製造方法に関するものである。
従来の技術
大容量、高集積度を可能にするダイナミックＲＡＭのメ
モリーセル構造の一つとして第４図に示すものがある。
モリーセル構造の一つとして第４図に示すものがある。
このメモリーセルの各部構成は次のようである。すなわ
ち、高濃度のＰ形シリコン１上にＰ形エピタキシャル層
２を成長させた基板を貫いて深い溝が形成される。４は
リンを含むＮ形多結晶シリコンよ構成る記憶用電荷蓄積
電極、３は極く薄いＳ Ｘ０２膜であって、高濃度Ｐ形
シリコン基板１をプレート電極とし、３と４で記憶容量
をつくっている。一方スイツチングトランジスタは、エ
ピタキシャル層表面に形成されたＮ形層６および、溝側
壁に多結晶シリコン４を接触させ、４からリンを拡散し
て得たＮ形埋め込みコンタクト層６をソース・ドレイン
、薄い５ｌｏ２膜８をゲート酸化膜、多結晶シリコン配
線７をゲート電極として、通常のトランジスタとは異な
シ縦方向に構成されている。従って溝側壁表面の６と６
ではさまれた部分９がこのトランジスタのチャンネル領
域となっているのである。またトランジスタと記憶容量
は６で接続されており、多結晶シリコン電極４の記憶用
電荷は、埋込みコンタクト層６を通じ、上記縦型トラン
ジスタによシその出し入れが制御されるようになってい
る。これかられかるように多結晶シリコン配線７はワー
ド線、Ｎ形層６はビット線としての役目を持つものであ
る。
ち、高濃度のＰ形シリコン１上にＰ形エピタキシャル層
２を成長させた基板を貫いて深い溝が形成される。４は
リンを含むＮ形多結晶シリコンよ構成る記憶用電荷蓄積
電極、３は極く薄いＳ Ｘ０２膜であって、高濃度Ｐ形
シリコン基板１をプレート電極とし、３と４で記憶容量
をつくっている。一方スイツチングトランジスタは、エ
ピタキシャル層表面に形成されたＮ形層６および、溝側
壁に多結晶シリコン４を接触させ、４からリンを拡散し
て得たＮ形埋め込みコンタクト層６をソース・ドレイン
、薄い５ｌｏ２膜８をゲート酸化膜、多結晶シリコン配
線７をゲート電極として、通常のトランジスタとは異な
シ縦方向に構成されている。従って溝側壁表面の６と６
ではさまれた部分９がこのトランジスタのチャンネル領
域となっているのである。またトランジスタと記憶容量
は６で接続されており、多結晶シリコン電極４の記憶用
電荷は、埋込みコンタクト層６を通じ、上記縦型トラン
ジスタによシその出し入れが制御されるようになってい
る。これかられかるように多結晶シリコン配線７はワー
ド線、Ｎ形層６はビット線としての役目を持つものであ
る。
以上のメモリーセルでは、一つの溝中に記憶容量と共に
トランジスタも縦形に形成して入れることができるので
、セルの占有面積が減少し、高集積化に有利である。従
来縦形トランジスタのしきい電圧ｖＴなど電気的緒特性
は、チャンネル領域９を含むエピタキシャル層２の不純
物濃度分布を深さ方向に制御することによって決定され
ていた。
トランジスタも縦形に形成して入れることができるので
、セルの占有面積が減少し、高集積化に有利である。従
来縦形トランジスタのしきい電圧ｖＴなど電気的緒特性
は、チャンネル領域９を含むエピタキシャル層２の不純
物濃度分布を深さ方向に制御することによって決定され
ていた。
従っである決まった深さでの濃度は水平方向に一定であ
る。第３図は、第４図におけるＡ−Ａ断面における深さ
方向不純物濃度分布の一例である。
る。第３図は、第４図におけるＡ−Ａ断面における深さ
方向不純物濃度分布の一例である。
基板表面付近のヒ素（八８）による高濃度層は、６によ
るものであシ、その接合深さは約０．８μｍである。こ
れよシ下、２．０μｍ付近までが縦形トランジスタのチ
ャンネル領域が存在する位置であり、そのボロン（Ｂ）
濃度分布が電気的特性を決定しているのである。ボロン
濃度は、深さ〜０．８μｍで〜５ Ｘ １０ ／ｃｄ
、深さ２．０μｍ！ｌでは〜５ Ｘ １０’ ”／ｃ
ｙｆである。
るものであシ、その接合深さは約０．８μｍである。こ
れよシ下、２．０μｍ付近までが縦形トランジスタのチ
ャンネル領域が存在する位置であり、そのボロン（Ｂ）
濃度分布が電気的特性を決定しているのである。ボロン
濃度は、深さ〜０．８μｍで〜５ Ｘ １０ ／ｃｄ
、深さ２．０μｍ！ｌでは〜５ Ｘ １０’ ”／ｃ
ｙｆである。
発明が解決しようとする問題点
以上のように従来技術では、縦型トランジスタのチャン
ネル領域でボロン濃度に深さ方向分布が出る、すなわち
、チャンネル方向にボロン濃度が連続的に変化すること
になるため、チャンネル部の不純物濃度が一定となって
いる通常の水平構造を持つトランジスタと比較し、所望
の特性を得るための不純物濃度設定が複雑になること、
またそうしたトランジスタの電気的特性の予想が難しく
なるという欠点が存在した。
ネル領域でボロン濃度に深さ方向分布が出る、すなわち
、チャンネル方向にボロン濃度が連続的に変化すること
になるため、チャンネル部の不純物濃度が一定となって
いる通常の水平構造を持つトランジスタと比較し、所望
の特性を得るための不純物濃度設定が複雑になること、
またそうしたトランジスタの電気的特性の予想が難しく
なるという欠点が存在した。
問題点を解決するための手段
本発明は、上記従来技術に見られる欠点を解決する縦形
トランジスタ構造、および羊の製造方法を提供するもの
である。本発明においては、半導体基板に形成した溝の
側壁表面のチャンネルとなる部分に、斜めイオン注入な
どの手段によシ、側壁表面から、トランジスタ特性を決
定する不純物を均一に導入し、チャンネル方向に−様な
不純物濃度を持った構造にするのである。
トランジスタ構造、および羊の製造方法を提供するもの
である。本発明においては、半導体基板に形成した溝の
側壁表面のチャンネルとなる部分に、斜めイオン注入な
どの手段によシ、側壁表面から、トランジスタ特性を決
定する不純物を均一に導入し、チャンネル方向に−様な
不純物濃度を持った構造にするのである。
作 用
斜めイオン注入などによシ、溝側壁表面から不純物を導
入すると、側壁表面のどの部分にも同一量だけ不純物が
導入されるから、チャンネル方向の不純物濃度が均一と
なシ、通常の水平構造トランジスタと同じ構造になる。
入すると、側壁表面のどの部分にも同一量だけ不純物が
導入されるから、チャンネル方向の不純物濃度が均一と
なシ、通常の水平構造トランジスタと同じ構造になる。
従って、従来から確立された方法を用いてトランジスタ
の不純物濃度設定、特性予測ができる。
の不純物濃度設定、特性予測ができる。
実施例
第１図ａ、ｂは、本発明による製造工程に従ってダイナ
ミックＲＡＭのメモリーセル内の縦形トランジスタを形
成する時の工程断面図である。第１図ａにおいて、先ず
従来の方法によシ、高濃度Ｐ形シリコン１とＰ形エピタ
キシャル層２よシ成る基板に深い溝を形成し、溝内部に
電荷蓄積用多結晶シリコン電極４とＳｉＯ□膜３で記憶
容量部を形成し、さらに縦形トランジスタのソース・ド
レインとなるＮ形層５と埋込みコンタクト層６を形成し
ておく。次に、溝内部を酸化し、トランジスタのチャン
ネル部９が位置する側壁表面に厚さ１０〜２０ ｎｍの
８１０２膜１１を成長させる。このようにして後、溝開
口部から８１０２膜１１を通し、チャンネル領域９へ斜
めにトランジスタ特性を決定するボロンイオン１２の注
入を行う。注入角度は、溝開口部から入射したイオンが
十分溝底面まで達するように選択すればよい。注入によ
って、領域９には−様な濃度の不純物層１３が導入され
ることがわかるが、この過程は、通常の水平構造トラン
ジスタの製造における過程と同一のものである。ポロン
イオン１２はＮ影領域４，５．６にも注入される。しか
し、注入は主としてしきい電圧制御用であるから、ボロ
ン注入層の濃度は、〜１０１７／ｃＩＩであり、領域４
，５．６のＮ形不純物濃図示されている２面と、それら
に直角な方向に２面の合計４面あるので、斜めイオン注
入はボロンのビーム方向をそれぞれの面に向けて４回行
なわねばならない。イオン注入後は、Ｓ １０２膜１１
をフッ酸系の液で除去し、再び溝側壁表面を酸化して厚
さ１０〜１５ｎｍのゲート酸化膜８を成長させ、さらに
ゲート電極となる多結晶シリコン配線７を形成すれば第
１図すのようにメモリーセル内に縦形トランジスタが完
成する。
ミックＲＡＭのメモリーセル内の縦形トランジスタを形
成する時の工程断面図である。第１図ａにおいて、先ず
従来の方法によシ、高濃度Ｐ形シリコン１とＰ形エピタ
キシャル層２よシ成る基板に深い溝を形成し、溝内部に
電荷蓄積用多結晶シリコン電極４とＳｉＯ□膜３で記憶
容量部を形成し、さらに縦形トランジスタのソース・ド
レインとなるＮ形層５と埋込みコンタクト層６を形成し
ておく。次に、溝内部を酸化し、トランジスタのチャン
ネル部９が位置する側壁表面に厚さ１０〜２０ ｎｍの
８１０２膜１１を成長させる。このようにして後、溝開
口部から８１０２膜１１を通し、チャンネル領域９へ斜
めにトランジスタ特性を決定するボロンイオン１２の注
入を行う。注入角度は、溝開口部から入射したイオンが
十分溝底面まで達するように選択すればよい。注入によ
って、領域９には−様な濃度の不純物層１３が導入され
ることがわかるが、この過程は、通常の水平構造トラン
ジスタの製造における過程と同一のものである。ポロン
イオン１２はＮ影領域４，５．６にも注入される。しか
し、注入は主としてしきい電圧制御用であるから、ボロ
ン注入層の濃度は、〜１０１７／ｃＩＩであり、領域４
，５．６のＮ形不純物濃図示されている２面と、それら
に直角な方向に２面の合計４面あるので、斜めイオン注
入はボロンのビーム方向をそれぞれの面に向けて４回行
なわねばならない。イオン注入後は、Ｓ １０２膜１１
をフッ酸系の液で除去し、再び溝側壁表面を酸化して厚
さ１０〜１５ｎｍのゲート酸化膜８を成長させ、さらに
ゲート電極となる多結晶シリコン配線７を形成すれば第
１図すのようにメモリーセル内に縦形トランジスタが完
成する。
溝側壁のチャンネル領域に一様なボロンの不純物分布を
得るには、第２図に示すようにＢＳＧ膜を用いることも
可能である。第２図において、１４は約３０〜５０ｎｍ
程度の厚さを有する多結晶シリコン膜であシ、深い溝を
形成する際エツチングマスクの一部として使われたもの
である。溝側壁９を露出した後、所定濃度のボロンを含
むＢＳＧ膜１６を被着し、高温マボロンを９の表面に一
様な濃度に拡散することができる。拡散後、ＢＳＧ膜１
６をフッ酸系エツチング液で除去する際、多結晶シリコ
ン膜１４が厚いＳ １０２膜１０を保護する。最後に膜
１４を除き、第１図すの如く、ゲート酸化膜、ゲート電
極を形成すればよいのである。
得るには、第２図に示すようにＢＳＧ膜を用いることも
可能である。第２図において、１４は約３０〜５０ｎｍ
程度の厚さを有する多結晶シリコン膜であシ、深い溝を
形成する際エツチングマスクの一部として使われたもの
である。溝側壁９を露出した後、所定濃度のボロンを含
むＢＳＧ膜１６を被着し、高温マボロンを９の表面に一
様な濃度に拡散することができる。拡散後、ＢＳＧ膜１
６をフッ酸系エツチング液で除去する際、多結晶シリコ
ン膜１４が厚いＳ １０２膜１０を保護する。最後に膜
１４を除き、第１図すの如く、ゲート酸化膜、ゲート電
極を形成すればよいのである。
溝側壁に一様に不純物導入する方法として他にプラズマ
ドーピング法のような気相からの拡散も可能である。し
かし、しきい電圧設定のような低濃度不純物導入を正確
にかつ制御よく行なうためＫは斜めイオン注入法が最も
優れている。
ドーピング法のような気相からの拡散も可能である。し
かし、しきい電圧設定のような低濃度不純物導入を正確
にかつ制御よく行なうためＫは斜めイオン注入法が最も
優れている。
本発明は、実施例に示したメモリーセル内の縦形トラン
ジスタだけでなく、他のデバイスに組込まれた縦形トラ
ンジスタにも適用できることはいうまでもない。
ジスタだけでなく、他のデバイスに組込まれた縦形トラ
ンジスタにも適用できることはいうまでもない。
発明の効果
以上述べたように、本発明では、斜めイオン注入などの
簡単な手段によシ溝の側壁にも一様に不純物導入できる
ため、トランジスタが縦形であっても通常のトランジス
タと変シない構造が実現され、従って不純物濃度設定、
特性予測も困難なくでき、その効果を発揮するものであ
る。
簡単な手段によシ溝の側壁にも一様に不純物導入できる
ため、トランジスタが縦形であっても通常のトランジス
タと変シない構造が実現され、従って不純物濃度設定、
特性予測も困難なくでき、その効果を発揮するものであ
る。
第１図は本発明に基いて縦形トランジスタを製造する第
１実施例を説明する断面図、第２図は本発明の第２実施
例を説明する断面図、第３図は従来の縦形トランジスタ
における不純物分布図、第４図は従来の縦形トランジス
タの断面図である。 １・・・・・・高濃度Ｐ形シリコン、２・・・・・・Ｐ
形エピタキシャル層、３，１０，１１・・・・・・５１
０２膜、４・・・・・・多結晶シリコン電極、６・・・
・・・Ｎ形層、６・・・・・・埋込みコンタクト層、７
・・・・・・多結晶シリコン配線、８・・・・・・ゲー
ト酸化膜、９・・・・・・チャンネル領域、１２・・・
・・ボロンイオン、１３・・・・・・ボロン注入層、１
４・・・・・・多結晶シリコン膜、１６・・・・・・Ｂ
ＳＧ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 第４＆！Ｊ
１実施例を説明する断面図、第２図は本発明の第２実施
例を説明する断面図、第３図は従来の縦形トランジスタ
における不純物分布図、第４図は従来の縦形トランジス
タの断面図である。 １・・・・・・高濃度Ｐ形シリコン、２・・・・・・Ｐ
形エピタキシャル層、３，１０，１１・・・・・・５１
０２膜、４・・・・・・多結晶シリコン電極、６・・・
・・・Ｎ形層、６・・・・・・埋込みコンタクト層、７
・・・・・・多結晶シリコン配線、８・・・・・・ゲー
ト酸化膜、９・・・・・・チャンネル領域、１２・・・
・・ボロンイオン、１３・・・・・・ボロン注入層、１
４・・・・・・多結晶シリコン膜、１６・・・・・・Ｂ
ＳＧ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 第４＆！Ｊ
Claims (3)
- （１）半導体基板に形成された溝の側壁表面領域をチャ
ンネルとして用いる縦形トランジスタを含み、前記チャ
ンネル領域に導入された不純物の分布が前記側壁表面方
向に均一である半導体装置。 - （２）半導体基板に形成された溝の側壁表面領域のうち
、トランジスタのチャンネルとなるべき部分に、前記側
壁表面の方向に均一な分布となるように不純物を導入し
てなる半導体装置の製造方法。 - （３）不純物導入の方法が斜めイオン注入である特許請
求の範囲第２項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266764A JP2506830B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62266764A JP2506830B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01108762A true JPH01108762A (ja) | 1989-04-26 |
| JP2506830B2 JP2506830B2 (ja) | 1996-06-12 |
Family
ID=17435380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62266764A Expired - Lifetime JP2506830B2 (ja) | 1987-10-21 | 1987-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506830B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997000536A1 (en) * | 1995-06-14 | 1997-01-03 | Totem Semiconductor Ltd | Semiconductor device fabrication |
| JP2008218846A (ja) * | 2007-03-06 | 2008-09-18 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239658A (ja) * | 1985-04-16 | 1986-10-24 | Toshiba Corp | 半導体記憶装置 |
| JPS62140456A (ja) * | 1985-12-16 | 1987-06-24 | Toshiba Corp | 半導体記憶装置 |
-
1987
- 1987-10-21 JP JP62266764A patent/JP2506830B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239658A (ja) * | 1985-04-16 | 1986-10-24 | Toshiba Corp | 半導体記憶装置 |
| JPS62140456A (ja) * | 1985-12-16 | 1987-06-24 | Toshiba Corp | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997000536A1 (en) * | 1995-06-14 | 1997-01-03 | Totem Semiconductor Ltd | Semiconductor device fabrication |
| US6274437B1 (en) | 1995-06-14 | 2001-08-14 | Totem Semiconductor Limited | Trench gated power device fabrication by doping side walls of partially filled trench |
| JP2008218846A (ja) * | 2007-03-06 | 2008-09-18 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2506830B2 (ja) | 1996-06-12 |
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