JPS60235437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60235437A JPS60235437A JP59090966A JP9096684A JPS60235437A JP S60235437 A JPS60235437 A JP S60235437A JP 59090966 A JP59090966 A JP 59090966A JP 9096684 A JP9096684 A JP 9096684A JP S60235437 A JPS60235437 A JP S60235437A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- mask
- forming
- film
- channel stopper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の寄生チャネルの発生を抑える方
法に係り、特に、深い溝の側壁に縦方向の寄生チャネル
を発生させないためのチャネルストッパ層の形成に好適
な半導体装置の製造方法に関する。
法に係り、特に、深い溝の側壁に縦方向の寄生チャネル
を発生させないためのチャネルストッパ層の形成に好適
な半導体装置の製造方法に関する。
大規模集積回路（ＬＳＩ）をさらに高集積化するため、
第１図に示すように、半導体基板１１の中に形成された
深い溝１２が近年、利用されている。しかし、この深い
溝の側壁部１３は表面準位重度が多いことや不純物の再
分布等の理由によりその表面の導電形が反転し、寄生チ
ャネルが形成される。この寄生チャネルは素子間のリー
ク電流を増加させるなどの好ましくない影響を及ぼす。
第１図に示すように、半導体基板１１の中に形成された
深い溝１２が近年、利用されている。しかし、この深い
溝の側壁部１３は表面準位重度が多いことや不純物の再
分布等の理由によりその表面の導電形が反転し、寄生チ
ャネルが形成される。この寄生チャネルは素子間のリー
ク電流を増加させるなどの好ましくない影響を及ぼす。
従って、この寄生チャネルの発生を防止することは、第
１図に示される深い溝を利用する上で非常に重要である
。
１図に示される深い溝を利用する上で非常に重要である
。
本発明の目的は、前記従来技術の問題点を解決し、ＬＳ
Ｉの高集積化に寄与する深い溝の側面に寄生チャネル発
生防止用のチャネルストッパーを自己整合的に形成する
半導体装置の製造方法を提供することにある。
Ｉの高集積化に寄与する深い溝の側面に寄生チャネル発
生防止用のチャネルストッパーを自己整合的に形成する
半導体装置の製造方法を提供することにある。
上記目的を達成するため、本発明では、半導体基板に溝
を形成するためのエツチング用のマスクを形成した後、
このマスクを利用して溝を形成する領域にのみ不純物を
導入し、熱処理により不純物を上記マスクの下にも回わ
り込ませ、しかる後、マスク下の不純物層を残すように
、異方性ドライエツチングによりサイドエッチの無い溝
形成を行うことを特徴としており、本発明により第２図
に示すように、半導体基板２１表面に形成された深い溝
２２の側面に不純物濃度が１０１ｇ〜１０１１０１ｌ１
”のチャネルストッパ一層２３が形成される。
を形成するためのエツチング用のマスクを形成した後、
このマスクを利用して溝を形成する領域にのみ不純物を
導入し、熱処理により不純物を上記マスクの下にも回わ
り込ませ、しかる後、マスク下の不純物層を残すように
、異方性ドライエツチングによりサイドエッチの無い溝
形成を行うことを特徴としており、本発明により第２図
に示すように、半導体基板２１表面に形成された深い溝
２２の側面に不純物濃度が１０１ｇ〜１０１１０１ｌ１
”のチャネルストッパ一層２３が形成される。
以下、本発明の詳細な説明を実施例を用いて説明する。
実施例１
第３図は実施例１を示す工程図である。以下では低濃度
Ｐ形シリコン基板を用いた場合を例にとって説明する。
Ｐ形シリコン基板を用いた場合を例にとって説明する。
まず、シリコン基板３１の表面にホトレジスト膜やＳｉ
Ｏ□ 膜によるエツチング用マスク３２を形成し、マス
ク開口部にボロン等のｐ形不純物３３ａを１０ ′２〜
１０１３ａｍ−’イオン打ち込みし、不純物濃度の高い
ｐ影領域３５ａを形成する。なお、イオン打ち込み時に
、汚染やイオンのチャネリングを防ぐためシリコン基板
表面にはｌＯ〜５０ｎｍの薄いＳｉＯ□ 膜３４を形成
するのが好ましい（第３図（Ａ））、次に、１０００〜
１１００℃の高温で熱処理し、イオン打ち込みされたｐ
形不純物層３５をドライブインして深さ約１μｍ、不純
物濃度１０ Ｉｇ〜１０ ”ｃｍ−”のＰ影領域３６を
形成する（第３図（Ｂ））。次に、膜３２をマスクとし
てシリコン基板３１を異方的に１〜２μｍエツチングし
、浅い溝３７を形成する。この時、マスク開口部内のｐ
影領域３６をエツチングにより除去されるが、マスク３
２下にはＰ形不純物が回り込み拡散をしているためＰ影
領域３６′が残る。
Ｏ□ 膜によるエツチング用マスク３２を形成し、マス
ク開口部にボロン等のｐ形不純物３３ａを１０ ′２〜
１０１３ａｍ−’イオン打ち込みし、不純物濃度の高い
ｐ影領域３５ａを形成する。なお、イオン打ち込み時に
、汚染やイオンのチャネリングを防ぐためシリコン基板
表面にはｌＯ〜５０ｎｍの薄いＳｉＯ□ 膜３４を形成
するのが好ましい（第３図（Ａ））、次に、１０００〜
１１００℃の高温で熱処理し、イオン打ち込みされたｐ
形不純物層３５をドライブインして深さ約１μｍ、不純
物濃度１０ Ｉｇ〜１０ ”ｃｍ−”のＰ影領域３６を
形成する（第３図（Ｂ））。次に、膜３２をマスクとし
てシリコン基板３１を異方的に１〜２μｍエツチングし
、浅い溝３７を形成する。この時、マスク開口部内のｐ
影領域３６をエツチングにより除去されるが、マスク３
２下にはＰ形不純物が回り込み拡散をしているためＰ影
領域３６′が残る。
その後、再びｐ形不純物３３ ｂ ＆ １０ ”〜１０
Ｉ３１０ｌ３イオン打ち込みし、溝底部にｐ影領域３５
ｂを形成する（第３図（Ｃ））。次に、再度高温の〜熱
処理によりｐ形不純物層３５ｂをドライブインして溝周
辺にＰ影領域３８を形成する（第３図（Ｄ））。このよ
うな工程を溝深さに応じて数回くり返しく第３図（Ｅ）
） 、最終的に第３図Ｆに示すような深い溝側面でのチ
ャネルストッパ一層３９を形成する。
Ｉ３１０ｌ３イオン打ち込みし、溝底部にｐ影領域３５
ｂを形成する（第３図（Ｃ））。次に、再度高温の〜熱
処理によりｐ形不純物層３５ｂをドライブインして溝周
辺にＰ影領域３８を形成する（第３図（Ｄ））。このよ
うな工程を溝深さに応じて数回くり返しく第３図（Ｅ）
） 、最終的に第３図Ｆに示すような深い溝側面でのチ
ャネルストッパ一層３９を形成する。
実施例２
第４図は本発明によるチャネルストッパー形成法を深い
溝内に形成された高抵抗素子に適用した実施例である。
溝内に形成された高抵抗素子に適用した実施例である。
この高抵抗素子は大容量スタティック形ＲＡＭ （Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセル
に用いられるものであり、その構造はｎ形シリコン４１
表面領域に形成された深さ２〜６μｍのＰ形つェル領域
４２をつき抜けるように形成された深い溝４３内部に、
Ｓｉｎ、等の絶縁膜４４を介して１０〜１０′２Ωの高
抵抗多結晶シリコン４５が埋め込まれている。ｎ形シリ
コン基板４１には電源電圧が印加されており高抵抗多結
晶シリコン４５を通して微少電流がＭＯＳトランジスタ
のドレイン拡散層４７に供給される。Ｐウェル４２は接
地電位であるため、深い溝４７の側面には寄生チャネル
が形成される。この寄生チャネルの形成を防ぐため、溝
側面に本発明による方法でチャネルストッパー４６が形
成されている。
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセル
に用いられるものであり、その構造はｎ形シリコン４１
表面領域に形成された深さ２〜６μｍのＰ形つェル領域
４２をつき抜けるように形成された深い溝４３内部に、
Ｓｉｎ、等の絶縁膜４４を介して１０〜１０′２Ωの高
抵抗多結晶シリコン４５が埋め込まれている。ｎ形シリ
コン基板４１には電源電圧が印加されており高抵抗多結
晶シリコン４５を通して微少電流がＭＯＳトランジスタ
のドレイン拡散層４７に供給される。Ｐウェル４２は接
地電位であるため、深い溝４７の側面には寄生チャネル
が形成される。この寄生チャネルの形成を防ぐため、溝
側面に本発明による方法でチャネルストッパー４６が形
成されている。
第５図は第４図に示した高抵抗素子におけるチャネルス
トッパーの形成工程を示す図である。まず、第５図（Ａ
）に示すように、熱酸化法により、表面に１０〜５０ｎ
ｍの薄いシリコン酸化膜５３を形成した半導体基板５１
上に気相成長法により、１００〜５００ｎｍの多結晶シ
リコン膜５４および１〜２μｍのシリコン酸化膜５５の
重ね膜を形成した後、ホトエツチング法によりこの重ね
膜だけに窓開けを行い、薄いシリコン酸化膜５３は残し
ておく。
トッパーの形成工程を示す図である。まず、第５図（Ａ
）に示すように、熱酸化法により、表面に１０〜５０ｎ
ｍの薄いシリコン酸化膜５３を形成した半導体基板５１
上に気相成長法により、１００〜５００ｎｍの多結晶シ
リコン膜５４および１〜２μｍのシリコン酸化膜５５の
重ね膜を形成した後、ホトエツチング法によりこの重ね
膜だけに窓開けを行い、薄いシリコン酸化膜５３は残し
ておく。
次に、第５図（Ｂ）に示すように、残った重ね膜をマス
クに、薄いシリコン酸化膜５３を通してシリコン基板５
１中にボロン５６を１０′３〜１０１５０Ｉ１１−２イ
オン打ち込みした後、１ｏｏｏ℃程度の高温処理により
ボロンイオン重ね膜の下に拡散させ、Ｐ影領域５６を形
成する。次に、第５図Ｃに示すように、再度残った重ね
膜をマスクとして異方性ドライエツチング法により深さ
２〜６μｍのｐウェルよりも深くシリコン基板中に溝５
８形成を行うと同時に、重ね膜の下に拡散したボロンイ
オン打ち込み層５９をこの溝の周囲に残すことにより寄
生チャネルストッパーとする。最後に、第５図（Ｄ）に
示すように、上記シリコン基板中に形成した溝（第５図
Ｃの５８）の側壁部にのみ１００〜５００ｎｍのシリコ
ン酸化膜６０を残し、さらに、埋込み形の高抵抗となる
多結晶シリコン６１を底面で基板シリコン５１を接触す
るように溝内に埋込む。なお、本実施例では、チャネル
ストッパ一層５９はｎウェル５２内にのみ形成されれば
よい。
クに、薄いシリコン酸化膜５３を通してシリコン基板５
１中にボロン５６を１０′３〜１０１５０Ｉ１１−２イ
オン打ち込みした後、１ｏｏｏ℃程度の高温処理により
ボロンイオン重ね膜の下に拡散させ、Ｐ影領域５６を形
成する。次に、第５図Ｃに示すように、再度残った重ね
膜をマスクとして異方性ドライエツチング法により深さ
２〜６μｍのｐウェルよりも深くシリコン基板中に溝５
８形成を行うと同時に、重ね膜の下に拡散したボロンイ
オン打ち込み層５９をこの溝の周囲に残すことにより寄
生チャネルストッパーとする。最後に、第５図（Ｄ）に
示すように、上記シリコン基板中に形成した溝（第５図
Ｃの５８）の側壁部にのみ１００〜５００ｎｍのシリコ
ン酸化膜６０を残し、さらに、埋込み形の高抵抗となる
多結晶シリコン６１を底面で基板シリコン５１を接触す
るように溝内に埋込む。なお、本実施例では、チャネル
ストッパ一層５９はｎウェル５２内にのみ形成されれば
よい。
実施例３
第６図は本発明によるチャネルストッパー形成法を相補
形ＭＯ３）−ランジスタ（以下ＣＭＯ８と略記する）の
ウェルのアイソレーション構造に適用した実施例を示す
。本実施例では、シリコン基板７１の表面に深さ２〜６
μｍのｐ形つェル７３とｎ形つェル７４とが形成されて
おり、この両者を分離するため、その境界に深い溝７２
が形成されている。深い溝７２とｐ形つェルとの境界面
には寄生チャネルが発生しやすいため、深い溝７２のＰ
ウェル側面部にのみチャネルストッパー７５が形成され
ている。深い溝のｎウェル側面部には寄生チャネルが発
生しにくく、本実施例ではチャネルストッパーは形成さ
れていない。このように深い溝の片側の側壁部にのみに
形成されたチャネルストッパーの構造はｎウェルの不純
物濃度をｎウェル中のチャネルストッパーの不純物濃度
より大きくすれば実現できる。
形ＭＯ３）−ランジスタ（以下ＣＭＯ８と略記する）の
ウェルのアイソレーション構造に適用した実施例を示す
。本実施例では、シリコン基板７１の表面に深さ２〜６
μｍのｐ形つェル７３とｎ形つェル７４とが形成されて
おり、この両者を分離するため、その境界に深い溝７２
が形成されている。深い溝７２とｐ形つェルとの境界面
には寄生チャネルが発生しやすいため、深い溝７２のＰ
ウェル側面部にのみチャネルストッパー７５が形成され
ている。深い溝のｎウェル側面部には寄生チャネルが発
生しにくく、本実施例ではチャネルストッパーは形成さ
れていない。このように深い溝の片側の側壁部にのみに
形成されたチャネルストッパーの構造はｎウェルの不純
物濃度をｎウェル中のチャネルストッパーの不純物濃度
より大きくすれば実現できる。
以上説明したように、本発明によれば半導体基板中に形
成された深い溝の側面に寄生チャネルの発生を抑えるた
めのチャネルストッパーを自己整合的に形成することが
できるので、大幅な製造工程の追加、変更を伴うことな
く、安定した製造工程と電気的特性の良好な深い溝形状
を実現することができ、ＬＳＩの高集積化に大きく寄与
する。
成された深い溝の側面に寄生チャネルの発生を抑えるた
めのチャネルストッパーを自己整合的に形成することが
できるので、大幅な製造工程の追加、変更を伴うことな
く、安定した製造工程と電気的特性の良好な深い溝形状
を実現することができ、ＬＳＩの高集積化に大きく寄与
する。
第１図は半導体基板中に形成した深い溝の断面構造図、
第２図は深い溝の側面に本発明により形成したチャネル
ストッパ一層の断面構造図、第３図は本発明のチャネル
ストッパ一層形成工程を示す断面構造図、第４図は本発
明のチャネルストッパー形成方法を深い溝内に形成され
て高抵抗素子に適用した実施例を示す断面構造図、第５
図は第４図に示した高抵抗素子におけるチャネルストッ
パ一層の形成工程を示す断面構造図、第６図は本発明に
よるチャネルストッパー形成法をＣＭＯ８のウェルアイ
ソレーション構造に適用した実施例を示す断面構造図で
ある。
第２図は深い溝の側面に本発明により形成したチャネル
ストッパ一層の断面構造図、第３図は本発明のチャネル
ストッパ一層形成工程を示す断面構造図、第４図は本発
明のチャネルストッパー形成方法を深い溝内に形成され
て高抵抗素子に適用した実施例を示す断面構造図、第５
図は第４図に示した高抵抗素子におけるチャネルストッ
パ一層の形成工程を示す断面構造図、第６図は本発明に
よるチャネルストッパー形成法をＣＭＯ８のウェルアイ
ソレーション構造に適用した実施例を示す断面構造図で
ある。
Claims (1)
- １、−導電型の半導体基板上に被膜を形成する工程と、
この被膜をマスクとして上記基板と同導電型不純物をイ
オン打込みした後熱処理を行う工程と、同被膜を再度マ
スクとして被膜下に回わり込んだ上記イオン打込み層が
側壁に残るように基板の素子形成領域に溝を形成する工
程とを含んでなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090966A JPS60235437A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090966A JPS60235437A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60235437A true JPS60235437A (ja) | 1985-11-22 |
Family
ID=14013236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59090966A Pending JPS60235437A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235437A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318641A (ja) * | 1986-06-25 | 1988-01-26 | ゼネラル・エレクトリック・カンパニイ | 半導体装置の製造方法 |
| JPH01125971A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | Ｃ−ｍｉｓ型半導体装置とその製造方法 |
| JPH0321039A (ja) * | 1989-06-19 | 1991-01-29 | Takehide Shirato | 半導体装置 |
-
1984
- 1984-05-09 JP JP59090966A patent/JPS60235437A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318641A (ja) * | 1986-06-25 | 1988-01-26 | ゼネラル・エレクトリック・カンパニイ | 半導体装置の製造方法 |
| JPH01125971A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | Ｃ−ｍｉｓ型半導体装置とその製造方法 |
| JPH0321039A (ja) * | 1989-06-19 | 1991-01-29 | Takehide Shirato | 半導体装置 |
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