JPH01109275A - テスト機能付き順序回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、組合わせ論理回路と状態記憶回路とを集積化
してなる順序回路に関わり、特に内部状態の任意の変化
に対する組合わせ論理回路の伝搬遅延を測定できるよう
にしたテスト機能付き順序回路に関する。

（従来の技術） 従来より、外部端子から直接操作できない順序回路の内
部状態を、僅かな外部端子の付加によって外部から任意
に設定及び確認できるようにしたものとして第３図に示
すものが知られている。

即ち、この順序回路は、組合せ論理回路１の一部の出力
を内部状態として記憶するとともに、その記憶内容を前
記組合せ論理回路１の一部の出力として与える状態記憶
回路２をシフトレジスタで構成したものである。この順
序回路は、回路のテスト時に外部端子であるテスト入力
端子から直列にデータを与えることによって状態記憶回
路２に任意の初期状態を設定し、組合せ論理回路１の遷
移後のデータを状態記憶回路２に格納した後、そのデー
タをテスト出力端子から直列に読出すことによって遷移
状態の確認を行なうようにしていた。

しかしながら、このような試験方法では、状態記憶回路
２にシフト動作によって状態設定を行なっている最中に
その記憶内容が順次変化するため、任意の内部状態から
他の任意の内部状態に一斉に切替わる際の組合わせ論理
回路の伝搬遅延を測定することができないという問題が
あった。

（発明が解決しようとする問題点） このように、従来のテスト機能付き順序回路では、任意
の内部状態から他の任意の内部状態へ変化する際の組合
わせ論理回路の伝搬遅延を測定することができないとい
う問題があった。

本発明は、上記問題点を解決し、任意の内部状態から他
の任意の内部状態に変化した際の組合わせ論理回路の伝
搬遅延を測定可能なテスト機能付き順序回路を提供する
ことを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明は、状態記憶手段として２つの状態記憶回路を備
え、１の状態記憶回路に保持された内部状態を組合わせ
論理回路に与えている際に、他の１の状態記憶回路に状
態設定用のデータを直列入力し、状態設定が完了したら
、その内部状態を前記組合せ論理回路に与え、所定の時
間経過した後、上記内部状態を前記組合せ論理回路に与
えていない方の状態記憶回路内に前記組合せ論理回路の
出力の一部を取込み、その内容を外部に直列に読出すよ
うにしたことを特徴としている。

（作用） 第１の状態記憶回路の状態設定の際に、第２の状態記憶
回路に現在の内部状態が保持されているとすると、組合
わせ論理回路に上記第２の状態記憶回路の記憶内容が与
えられた状態で、前記第１の状態記憶回路にシフト動作
によって次の内部状態が設定される。そして、第１の状
態記憶回路に内部状態が設定されたら、そのデータが次
の内部状態として組合わせ論理回路に与えられることに
なる。これにより、第１の状態記憶回路に状態設定をし
ている最中では第１の状態記憶回路の記憶内容は順次変
化するが、組合わせ論理回路へは第２の状態記憶回路か
らの固定的な出力が与えられているので、任意の内部状
態から他の任意の内部状態へ一度に入力を変化させるこ
とができる。

そして、上記入力を変化させたときから所定の時間（１
）経過した後、いずれか一方の状態記憶回路に組合せ論
理回路の出力を取込み、直列に読出す。この操作を上記
時間ｔを適宜に変化させて実施しつつ取込まれた内容を
確認すれば組合せ論理回路における伝搬遅延をＩＩＦＩ
定することが可能になる。

（実施例） 以下、図面に基づいて本発明の実施例について説明する
。

第１図は本発明の一実施例に係る順序回路の構成を示す
図である。

この順序回路は、ｍビットの入力端子１１ｓｎビットの
入力端子Ｉｎｓｎピノトの出力端子Ｏノ及びｎビットの
出力端子Ｏｎを有する組合わせ論理回路１０と、上記出
力端子Ｏｎと入力端子Ｉｎとの間に縦続接続された第１
″及び第２の状態記憶回路１１．１２とで構成されてい
る。

組合わせ論理回路１０は、外部からの入力データ及び第
２の状態記憶回路１２からの内部状態データを入力端子
Ｉｓ、Ｉｎに夫々入力し、これら入力データに所定の論
理演算処理を行なって出力端子０．ｌ？、Ｏｎを介して
外部データ及び次の状態データとして外部及び第１の状
態記憶回路１１へ夫々出力するものである。第１の状態
記憶回路１１は、シフトレジスタで構成され、外部端子
から直列に入力されるテスト入力データを直並列変換し
て第２の状態記憶回路１２に出力するとともに、組合わ
せ論理回路１０の第２の出力端子Ｉｎから出力される状
態データを並列入力し並直列変換してテスト出力データ
として外部端子に出力する機能を有する。また、第２の
状態記憶回路１２はラッチ回路からなるもので、第１の
状態記憶回路１１から出力される並列データを保持して
組合わせ論理回路１０の入力端子Ｉｎに与えるものであ
る。

以上の構成において、伝搬遅延の測定を行なうには、先
ず任意の初期状態を組合わせ論理回路１０に設定するた
め、外部端子からテスト入力として初期状態データを直
列に第１の状態記憶回路１１に入力する。第１の状態記
憶回路１１に初期状態が設定されたら、第２の状態記憶
回路１２に転送制御信号を与え、第１の状態記憶回路１
１の設定データを第２の状態記憶回路１２に転送する。

第２の状態記憶回路１２は、転送された状態データを保
持するとともに、その状態データを組合わせ論理回路１
０の入力端子Ｉｎに初期入力として与える。

続いて次の内部状態を第１の状態記憶回路１１に設定す
ると、この間、第１の状態記憶回路１１はシフトレジス
タとして機能するので、そのパラレル出力は種々変化す
るが、組合わせ論理回路１０へは、第２の状態記憶回路
１２に保持されている初期内部状態が継続的に与えられ
るので、組合わせ論理回路１０は、初期状態を入力した
まま安定している。

第１の状態記憶回路１１に第２の内部状態が設定され、
それが第２の状態記憶回路１２に転送されると、組合わ
せ論理回路１０の入力端子Ｉｎには、−斉に上記第２の
状態が印加される。同時に組合わせ論理回路１０の入力
端子Ｉｍに次の入力データを与える。これにより、組合
わせ論理回路１０の全ての入力は一斉に第２の状態に切
替わり、組合わせ論理回路１０の出力は、その人力に応
じて変化し始める。その後、所定の時間ｔを経たら、第
１の状態記憶回路１１に組合わせ論理回路１０の出力端
子Ｏｎからの出力を取込み、第１の状態記憶回路１１の
内容を更新する。

上記の組合わせ論理回路１０の入力変化は組合わせ論理
回路１０内を伝搬し、遷移後の状態となって第１の状態
記憶回路１１に達する。その遅延がｔ以下であれば、第
１の状態記憶回路１１に正しく組合わせ論理回路１０の
出力が取込まれるが、を以上であれば、第１の状態記憶
回路１１には、組合わせ論理回路１０の出力が正しく取
込まれない。従って、このｔを任意に変化させて第１の
状態記憶回路１１の状態を確認することで伝搬遅延が測
定できる。第１の状態記憶回路１１の内容は、第１の状
態記憶回路１１へのテスト入力時のシフト動作で第１の
状態記憶回路１１の記憶内容をテスト出力としてシリア
ルに読出して確認をすれば良い。また、組合わせ論理回
路１０の入力端子Ｉｍから出力端子Ｏ１への伝搬遅延は
、従来通り、そのまま遅延測定すれば良い。

一方、通常動作時には、第１の状態記憶回路１１のシフ
ト動作を中止し、第２の状態記憶回路１２を等価状態に
することにより、第１の状態記憶回路１１の出力を直接
組合わせ論理回路１０の入力端子Ｉｎに与えるようにす
れば良い。

このように、上記回路によれば、任意の内部状態から他
の任意の内部状態へ変化させたときの集積回路内部の伝
搬遅延の測定が可能である。

なお、本発明は上記実施例に限定されるものではない。

第２図はシフトレジスタからなる第１、第２の状態記憶
回路を並列に設けた実施例を示す図である。

即ち、この実施例では、組合わせ論理回路１０からの出
力データの状態記憶回路２１．２２への入力選択をスイ
ッチ２３にて行ない、２つの状態記憶回路２１．２２か
ら組合わせ論理回路１０への選択的な出力をスイッチ２
４で行ない、さらに２つの状態記憶回路２１．２２から
のシリアルテスト出力をスイッチ２５で選択するように
したものである。

この構成によれば、スイッチ２４によって第１の状態記
憶回路２１の出力が組合わせ論理回路１０の入力端子Ｉ
ｎに与えられているときには、第２の状態記憶回路２２
のみがシフト動作を行なって次の内部状態をシフトレジ
スタ２２内に設定し、第２の状態記憶回路２２内への状
態設定が完了したら、スイッチ２４を第２の状態記憶回
路２２側に切換えて組合わせ論理回路１０の入力端子Ｉ
ｎへの入力を一斉に変更する。このとき、同時に入力端
子Ｉｌへの入力についても変更し、時間を後の組合わせ
論理回路１０の出力は、スイッチ２３の切換えによって
第１の状態記憶回路２１に取込まれる。そして、スイッ
チ２５で第１の状態記憶回路２１を選択し、第１の状態
記憶回路２１へのテスト入力と同時に第１の状態記憶回
路２１からのテスト出力を外部に取出すことにより第１
の状態記憶回路２１に正しくデータが取込まれたかどう
かを判定することができる。

［発明の効果］ 以上述べたように、本発明によれば、２つの状態記憶回
路を用い、一方の状態記憶回路に状態設定を行なってい
る最中に、他方の状態記憶回路で組合せ論理回路の入力
を固定するようにしているため、組合せ論理回路の状態
入力を任意の状態から他の任意の状態へと一斉に変化さ
せることができる。このため、組合せ論理回路の伝搬遅
延の測定を少ない外部端子の付加によって行なえるとい
う効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例に係るテスト機能付き順序回
路の構成を示すブロック図、第２図は本発明の他の実施
例に係るテスト機能付き順序回路の構成を示すブロック
図、第３図は従来のテスト機能付き順序回路の構成を示
すブロック図である。 １．１１．・・・組合せ論理回路、２・・・状態記憶回
路、１１．２１・・・第１の状態記憶回路、１２゜２２
・・・第２の状態記憶回路、２３〜２５・・・スイッチ
。 出願人代理人　弁理士　鈴江武彦 第３Ｈ１；１

Claims (3)

【特許請求の範囲】
1. （１）組合わせ論理回路と、この組合わせ論理回路の出
   力の一部を内部状態として記憶しその内部状態を前記組
   合わせ論理回路の次の入力の一部として与える状態記憶
   手段とを備え、かつ前記状態記憶手段に、任意のデータ
   を外部から直列に導入する機能と、内部に格納されたデ
   ータを外部に直列に出力する機能とを備えたテスト機能
   付き順序回路において、 前記状態記憶手段は、２つの状態記憶回路から構成され
   、一方の状態記憶回路の内部状態を外部からの直列入力
   によって設定している間、他方の状態記憶回路の内部状
   態を前記組合わせ論理回路に継続的に与え、前記一方の
   状態記憶回路の内部状態の設定が完了したら、該内部状
   態を前記組合わせ論理回路に与え、所定の時間経過した
   後、上記内部状態を前記組合わせ論理回路に与えていな
   い方の状態記憶回路内に前記組合わせ論理回路の出力の
   一部を取込み、その内容を外部に直列に出力するもので
   あるテスト機能付き順序回路。
2. （２）前記状態記憶手段は、前記組合わせ論理回路の入
   出力間に縦続接続された２つの状態記憶回路からなり、
   前段の状態記憶回路は内部状態の設定及び外部への出力
   を行ない、後段の状態記憶回路は、前段の状態記憶回路
   から転送された内部状態を前記組合せ論理回路に継続的
   に与えるものであることを特徴とする特許請求の範囲第
   １項記載のテスト機能付き順序回路。
3. （３）前記状態記憶手段は、前記組合せ論理回路の出力
   の一部を前記２つの状態記憶回路のうちのいずれか一方
   に導く第１のスイッチと、前記２つの状態記憶回路のう
   ちのいずれか一方の出力を前記組合せ論理回路の入力の
   一部として与える第２のスイッチと、前記２つの状態記
   憶回路のいずれか一方の内部状態を直列に外部に取出す
   ための第３のスイッチとを備え、これら３つのスイッチ
   を適宜切換えるものであることを特徴とする特許請求の
   範囲第１項記載のテスト機能付き順序回路。