JPH01270413A

JPH01270413A - 計数回路

Info

Publication number: JPH01270413A
Application number: JP63098177A
Authority: JP
Inventors: Yoshihiro Watanabe; 吉博渡辺
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1988-04-22
Filing date: 1988-04-22
Publication date: 1989-10-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、例えば集積回路内で単位計数回路を複数個
縦続接続することにより構成される計数回路に係り、特
にそのテスト時間の短縮に関するものである。

〔従来の技術〕

第６図はＮ個の単位計数回路を縦続接続して構成した従
来の計数回路のテスト方法を説明するための構成図であ
る。この図において％３０はその内部に桁上げ検出手段
を備えたｎビットの単位計数回路で、入力端に供給され
るクロック信号ＣＫのパルス数を計数する。４０は被計
数信号供給手段で、テストモード設定信号ＴＥおよびイ
ンバータ４０ａによって反転されたテストモード信号下
Ｔにより制御され２通常モードの時は桁上げ信号ＣＡを
次段の単位計数回路３０の入力端に供給し、テストモー
ドとなった時は、初段の単位計数回路３０の入力端に入
力されるクロック信号ＣＫを分岐して次段の単位計数回
路３０の入力端に供給する。４１はＡＮＤゲート、４２
はＯＲゲートである。また、ＴＥＯは試験用出力端子、
ｃｏは最上位桁上げ出力端子である。

このように構成された計数回路は、該単位計数回路あた
り最大２″個の状態を計数するため、初段から最終段ま
で全回路では、最大（２ｎ）Ｎ個の状態を計数すること
になる。

ところで、この計数回路を試験するためには、テストモ
ード設定信号ＴＥとして”１”を入カスれば、被計数信
号供給手段４０により、各単位計数回路の入力端に直接
クロック信号ＣＫが供給されるようになるため、各段に
設けられた試験用出力端子ＴＥＯから桁上げ信号ＣＡを
観測して、それぞれを独立した計数回路として試験しな
ければならない。

また、第８図は試験用にスキャンパス方式を採用した従
来の単位計数回路の一例を示す構成図である。この図に
おいて、５１はフリップフロップ、５２はＡＮＤゲート
、５３はＮＯＲゲート、５４はインバータ、５５は組み
合わせ回路である。また、ＣＫは同期式クロック信号、
ＴＥはテストモード設定信号、５０１はシフトデータで
ある。ＤＩは最下位の入力データ、ＤＯは最上位の出力
データである。

さらに第７図は、第８図に示すＮ個の単位計数回路５０
を縦続接続して構成した従来の計数回路のテスト方法を
説明するための構成図である。

この方式は、試験時に各フリップフロップ５１の値を直
接設定できるように、また、各フリップフロップ５１の
値を簡単に読み出せるようにするため計数回路をシフト
レジスタに変えることができるような方法である。

この場合、まずテストモード設定信号ＴＥとして”１”
を入力してテストモードとし、試験の実行に必要なシフ
トデータＳＤＩを直列に必要なだけ入力する。次いで、
テストモード設定信号ＴＥに２０″を入力してシフトレ
ジスタモードから通常モードに切り換え、クロック信号
ＣＫを必要なだけ入力して組み合わせ回路５５の出力を
各フリップフロップ５１に取り込む。この後、再度テス
トモード設定信号ＴＥに”　１”を入力してシフトレジ
スタモードに切り換えてクロック信号ＣＫを必要なだけ
入力することにより、フリップフロップ５１の内容が読
み出される。

（発明が解決しようとする課題）上記のような従来の計数回路は、試験を行うために試験
用出力端子ＴＥＯを設ける必要があり、特に、・第６図
に示した方法を実施するためには、縦続接続する単位計
数回路３０の数Ｎだけ試験用出力端子ＴＥＯを設けるこ
とが必要となる。しかし、従来の計数回路を作り込んだ
シリコンチップを搭載したパッケージの端子数が限られ
る場合、所要数の試験用出力端子ＴＥＯを設けることは
非常に困難であり、計数回路を実際に動作させて試験を
行わなければならず、試験に長い時間を要するという問
題点があった。さらｇ、この方式は単位計数回路を切り
離しているため、桁上げ信号の伝達を試験するのが容易
でないという難点があった。また、スキャンバス方式は
テストモードに切り換えるための論理回路を構成するた
めに、全体の約１０〜１５％程度にあたるゲート数を全
単位計数回路に必要とするという問題点もあった。

この発明は、上記の課題を解決するためになされたもの
で、試験用出力端子を設ける必要がないうえ、多くの追
加ゲートを必要とすることもなく、短時間で試験を行う
ことが可能な計数回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る計数回路は、入力端に供給される被計数
信号のパルス数を計数する単位計数回路間に、前段の単
位計数回路の桁上げを検出する桁上検出手段を設けて縦
続接続した計数回路において、各単位計数回路間に、入
力されるテストモード設定信号が通常モードの時は前段
の桁上げ検出手段の出力を次段の単位計数回路の入力端
に供給し、入力されるテストモード設定信号がテストモ
ードとなった時、前段の単位計数回路に入力される被計
数信号と桁上げ検出手段の出力信号との論理和を次段の
単位計数回路の入力端に供給し、桁上げ検出手段により
前段の単位計数回路の桁上げが検出された時のみ、次段
の単位計数回路の入力端への被計数信号の供給を停止す
る被計数信号供給手段を備えたものである。

〔作用〕

この発明においては、テストモード設定信号が計数回路
をテストモードに設定した時、被計数信号供給手段によ
り、初段の単位計数回路の桁上げが検出されるまでは全
単位計数回路に被計数信号が並列に供給されるが、前段
の単位計数回路で桁上げが検出された時には、次段の単
位計数回路への被計数信号の供給は停止される。このた
め、各単位計数回路は初段から順次１段ずつ最終段まで
桁上げされてゆくことになる。

また、この発明においては、従来の方式と異なり単位計
数回路を切り離していない”ため、桁上げ信号の伝達を
試験するのが容易であるという長所がある。

〔実施例〕

第１図はこの発明の計数回路の一実施例を示す構成図で
ある。この図において、１ｏはその内部に桁上げ検出手
段を備えた１０進の単位計数回路で、入力端に供給され
るクロック信号ＣＫのパルス数を計数する。２０はこの
発明における被計数信号供給手段で、テストモード設定
信号ＴＥにより制御され、通常モードの時は桁上げ信号
ＣＡを次段の単位計数回路１０の入力端に供給し、テス
トモードとなった時は、前段の単位計数回路１０に入力
されるクロック信号ＣＫを反転させて次段の単位計数回
路１０に供給する。そして、テストモードにおいて桁上
げ信号ＣＡが入力された時のみ、次段の単位計数回路１
０の入力端へのクロック信号ＣＫの供給を停止する。２
１はＡＮＤゲート、２２はＮＯＲゲートである。

また、第２図は単位計数回路１０の構成図である。この
図において、１０ａは桁上げ検出手段、１１はフリップ
フロップ、１２はＡＮＤゲート、１３はＮＯＲゲート、
１４はＮＡＮＤゲート、１５はインバータである。、Ａ
、Ｂ、Ｃ，Ｄは計数出力で、ここでは動作を参照するた
めに示しているだけで、実際には使用しなくてもよい、
Ｒはリセット信号である。

次に、第２図および第３図のタイミングチャートを参照
して、この発明の計数回路の動作を説明する。

テストモード設定信号ＴＥが０“の時は通常モードとな
っており、クロック信号ＣＫは初段のフリップフロップ
１１のみに入力されている。入力されるクロック信号Ｃ
Ｋのパルス数によってフリップフロップ１１の状態は逐
次変化し、これに伴って計数出力Ａ−Ｄも変化する。そ
して、９個めのパルスが入力されると、単位計数回路１
０内の桁上げ検出手段１０ａから桁上げ信号ＣＡが出力
され、被計数信号供給手段２０の出力Ｏが一定期間反転
する。この時、このパルスは次段単位計数回路１０の入
力端に供給されて計数される。以後、最終段に到るまで
同様の動作が繰り返される。一方、テストモード設定信
号ＴＥが”　１”となった時は、テストモードとなり、
被計数信号供給手段２０により全単位計数回路１０に並
列にクロック信号ＣＫが供給されるようになる。やがて
、奇数段に配置した単位計数回路１０の計数値が８″に
なり、次いでｌパルス幅分遅れて偶数段に配置した単位
計数回路１０の計数値が”８“になる、そして、次のパ
ルスが入力されると初段の単位計数回路１０の計数値が
“９“になり、桁上げ検出手段１０ａから桁上げ信号Ｃ
Ａの立上りが出力され、これを受けた被計数信号供給手
段２０の出力０が一定期間立ち下った状態となり、出力
０から次段の単位計数回路１０ヘクロツタ信号ＣＫの反
転信号が供給されなくなる。この時、初段の単位計数回
路１０は、あらたな計数を開始している。そして、桁上
げ信号ＣＡが立ち上ると、再度クロック信号ＣＫの反転
信号が次段の単位計数回路１０に供給されるようになる
ため、次段の単位計数回路１０の計数値が“９″になる
。

しかし、前記次段の単位計数回路１０内の桁上げ検出手
段１０ａからは桁上げ信号ＣＡが立上っているため、こ
の時点でもまだ次々段の単位計数回路１０にはクロック
信号ＣＫが供給されない、この場合も桁上げ信号ＣＡが
立ち下れば、次々段の単位計数回路１０にクロック信号
ＣＫが供給されるようになる。

以後、同様にドミノ倒しのようにして、順次後段の単位
計数回路１０の計数値が“９”になってゆく。

いま、単位計数回路１０が４段分縦続接続されているも
のとすると、第４図のタイミングチャートに示すように
、初段から４段までの各単位計数回路１０における計数
出力ＡＮＤおよび各段の被計数信号供給手段２０の出力
０等の主要な信号（ただし、サフィックスは段数を示し
ている）が変化する。

すなわち、このタイミングチャートから明らかなように
、短時間ですべての単位計数回路１０を動作させること
が可能になり、最上位桁上げ出力端子ｃｏから出力され
る出カバターンが、規定の出カバターンとなっているか
どうかを観測するだけで試験を行うことができる。また
、この試験を行うための被計数信号供給手段２０等の論
理回路を構成するのに必要なゲート数としては、全体の
約３〜５％程度をあてるだけでよくなる。

また、１０進の単位計数回路１０は第５図に示すように
構成することも可能であるほか、他の構成としてもよい
ことはいうまでもない、なお、第５図において、第２図
と同一の記号は同種のものを示し、１６はエクスクル−
シブＯＲゲートである。ＬＤはモード切換信号で、クロ
ック信号ＣＫを計数するか、並列に入力されるデータＤ
Ａ、ＤＢ、ＤＣ，ＤＤを各フリップフロップ１１に設定
するかを切り換えるものである。

（発明の効果）この発明は以上説明したとおり、テストモード設定信号
をテストモードに設定した時、被計数信号供給手段によ
り初段の単位計数回路の桁上げが検出されるまでは全単
位計数回路に被計数信号が供給されたのち、各単位計数
回路は初段から順次１段ずつ最終段まで桁上げされてゆ
くことになり、最終段の単位計数回路からの最上位桁上
げ出力が、所定の出カバターンになっているかどうかを
確認するだけで試験を行うことができ、この確認に必要
な被計数信号のパルス数も少なくて済むため、短時間で
試験を行うことができるという効果がある。また、試験
用の端子も１本設けるだけでよい、さらに、試験に用い
る被計数信号供給手段等の論理回路を構成するためのゲ
ート数も少なくて済むという効果がある。

また、従来の方式と異なり、単位計数回路を切り離し、
ていないため桁上げ信号の伝達を試験するのが容易であ
るという効果がある。

【図面の簡単な説明】

第１図はこの発明の計数回路の一実施例を示す構成図、
第２図は、第１図の単位計数回路の構成図、第３図は単
位計数回路の動作を説明するためのタイミングチャート
、第４図は単位計数回路を４段に接続した場合の主要な
信号の変化を示すタイミングチャート、第５図は、第１
図の単位計数回路の他の例を示す構成図、第６図は従来
の計数回路の一例を示す構成図、第７図は従来の計数回
路の他の一例を示す構成図、第８図は単位計数回路を示
す構成図である。図中、１０は単位計数回路、１０ａは桁上げ検出手段、
１１はフリップフロップ、１２はＡＮＤゲート、１３は
ＮＯＲゲート、１４はＮＡＮＤゲート、１５はインバー
タ、１６はエクスクル−シブＯＲゲート、２０は被計数
信号供給手段であｆ　　　　　山Ｑ　　　　″ 第２図１１”１第４図ＣＯ第５図第８図手続補正書（自発）平成　１年　１月１７日

Claims

【特許請求の範囲】

　入力端に供給される被計数信号のパルス数を計数する
単位計数回路間に、前段の単位計数回路の桁上げを検出
する桁上げ検出手段を設けて縦続接続した計数回路にお
いて、前記各単位計数回路間に、入力されるテストモー
ド設定信号が通常モードの時は前段の前記桁上げ検出手
段の出力を次段の前記単位計数回路の入力端に供給し、
入力されるテストモード設定信号がテストモードとなっ
た時、前記前段の単位計数回路に入力される被計数信号
と前記桁上げ検出手段の出力信号との論理和を前記次段
の単位計数回路の入力端に供給し、前記桁上げ検出手段
により前記前段の単位計数回路の桁上げが検出された時
のみ、前記次段の単位計数回路の入力端への被計数信号
の供給を停止する被計数信号供給手段を備えたことを特
徴とする計数回路。