JPH01109458A - Ｄｍａ制御回路 - Google Patents
Ｄｍａ制御回路Info
- Publication number
- JPH01109458A JPH01109458A JP26538987A JP26538987A JPH01109458A JP H01109458 A JPH01109458 A JP H01109458A JP 26538987 A JP26538987 A JP 26538987A JP 26538987 A JP26538987 A JP 26538987A JP H01109458 A JPH01109458 A JP H01109458A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- mode setting
- block
- memory block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
との発明は、マイク胃プロセッサを含むプロセッサと伝
送用ＬＳＩの如き伝送装置との間で、メモリからのデー
タをＤＭＡ（ダイレクトメモリアクセス）方式で高速か
つ大量にデータを伝送するためのＤＭＡ制御回路に関す
る。
送用ＬＳＩの如き伝送装置との間で、メモリからのデー
タをＤＭＡ（ダイレクトメモリアクセス）方式で高速か
つ大量にデータを伝送するためのＤＭＡ制御回路に関す
る。
一般に、伝送するデータ量が少ない場合は、送信用メモ
リおよび受信用メモリを別々に用意してデータ伝送を行
なうようにしている。
リおよび受信用メモリを別々に用意してデータ伝送を行
なうようにしている。
しかしながら、ＤＭＡ方式で高速かつ大量のデータを扱
う場合は、このような方法で紘メモリが膨大になってし
まうと云う問題がある。
う場合は、このような方法で紘メモリが膨大になってし
まうと云う問題がある。
したがって、この発明はメ毎り容量をそれ１増やすこと
なく、高速かつ大量のデータを伝送し得るＤＭム制岬回
路を提供することを目的とする。
なく、高速かつ大量のデータを伝送し得るＤＭム制岬回
路を提供することを目的とする。
送、受信モードのいずれかを設定するモード設定回路と
、アクセスすべきメモリブロックを指定する指定回路と
、プ勘セツナからの指令または伝送装置からの要求にも
とづきメ峰りに対するアク竜ス制御を行なう制御回路と
、該制御回路および前記モード設定回路の各出力に応じ
てアクセスすべきメモリブロックを切ル替えるセレクト
回路とを設ける。
、アクセスすべきメモリブロックを指定する指定回路と
、プ勘セツナからの指令または伝送装置からの要求にも
とづきメ峰りに対するアク竜ス制御を行なう制御回路と
、該制御回路および前記モード設定回路の各出力に応じ
てアクセスすべきメモリブロックを切ル替えるセレクト
回路とを設ける。
メモリブロックを指定するための指定回路（カウンタ・
レジスタ）、ζ０カクンタレジスタ１１１ｔた紘固定値
（０）を出力するためのセレクト回路、モード設定回路
等を設け、このモード設定回路によ）上記セレクト回路
を切）替えてメモリブロックを選択するようにして、同
一のメモリの所定ブロックを送、受信セードで共用し得
るよ５ＫＬ、その容量を増大させないようにする。
レジスタ）、ζ０カクンタレジスタ１１１ｔた紘固定値
（０）を出力するためのセレクト回路、モード設定回路
等を設け、このモード設定回路によ）上記セレクト回路
を切）替えてメモリブロックを選択するようにして、同
一のメモリの所定ブロックを送、受信セードで共用し得
るよ５ＫＬ、その容量を増大させないようにする。
第１図はこの発明の実施例を示す構成図である。
同図において、１はＤＭＡ：ｆｆントＩ−ラ、２はラッ
チ、３はバッファ、４はアドレス検出回路、５はメモリ
ブロックを指定するためのカウンタ・レジスタ（ＤＭＡ
：Ｉントローラトは６４に以上アクセスできないため、
６４に単位でブロックを指定する）、６はモード設定ツ
リツブフロップＣＦ／Ｆ）、７はセレクタ、８，１５は
インバータ、９は排他的論理和（ＥＯＲ）ゲート、１０
，１１はナンド（ＮＡＮＤ）ゲート、１２＃１ｉ１４は
ノア（ＮＯＲ）ゲートである。こ工で、図示されないメ
モリを、ＤＭＡ転送によるデータの書込みまたは読出し
が行なわれる第１のメモリブロックとそれ以外の第２メ
毫リプ四ツクにわけると−もに、ＤＭＡ転送時Ｋｄこの
第１メモリブロックを送信モード時と受信モード時とで
共用するとと〜する。例えば、メモリ容量を２５６Ｘバ
イトとし、ＤＭＡ：ｆｆント四−テ１が６４Ｋｔでしか
アクセスで１′＆いものとすると、６４Ｘ毎に０〜３０
４つのブロックに分割し、メモリブロック０を少量デー
タの伝送用として使用する一方、メ毫すプ冒ツ用 り１〜３をＤＭＡとして共用する。
チ、３はバッファ、４はアドレス検出回路、５はメモリ
ブロックを指定するためのカウンタ・レジスタ（ＤＭＡ
：Ｉントローラトは６４に以上アクセスできないため、
６４に単位でブロックを指定する）、６はモード設定ツ
リツブフロップＣＦ／Ｆ）、７はセレクタ、８，１５は
インバータ、９は排他的論理和（ＥＯＲ）ゲート、１０
，１１はナンド（ＮＡＮＤ）ゲート、１２＃１ｉ１４は
ノア（ＮＯＲ）ゲートである。こ工で、図示されないメ
モリを、ＤＭＡ転送によるデータの書込みまたは読出し
が行なわれる第１のメモリブロックとそれ以外の第２メ
毫リプ四ツクにわけると−もに、ＤＭＡ転送時Ｋｄこの
第１メモリブロックを送信モード時と受信モード時とで
共用するとと〜する。例えば、メモリ容量を２５６Ｘバ
イトとし、ＤＭＡ：ｆｆント四−テ１が６４Ｋｔでしか
アクセスで１′＆いものとすると、６４Ｘ毎に０〜３０
４つのブロックに分割し、メモリブロック０を少量デー
タの伝送用として使用する一方、メ毫すプ冒ツ用 り１〜３をＤＭＡとして共用する。
＾
ＤＭＡｆント四−ツーよ多出力される下位アドレスはラ
ッチ２へ、また下位アドレスはバッファ３にそれぞれ入
力される。ＤＭＡＷント■−ツ１よ）出力されるアドレ
ススト四−プ信号ムＤＤ８ＴＢはラッチ２へ、またアド
レス有効信号ムＥＮはバッファ３、セレクタ７、ＮＡＮ
Ｄゲート１０に与見られると工もに、インバータ８を経
由してラッチ２へも与えられる。図示されない伝送＝ン
トローツよ〕出力されるＤＭム要求信号ＴＤＲＱ（送信
要求）、ＲＤＲＱ（受信要求）はＤＭＡコント闘−テ１
のＤＲＱＯ，ＤＲＱｌへ、またＤＭム許可信号ＤＡＣＫ
Ｏ，ＤＡＣＫｌは伝送＝ント■−ラにＴＡＣＫ、ＲＡＣ
Ｋとして与えられる。
ッチ２へ、また下位アドレスはバッファ３にそれぞれ入
力される。ＤＭＡＷント■−ツ１よ）出力されるアドレ
ススト四−プ信号ムＤＤ８ＴＢはラッチ２へ、またアド
レス有効信号ムＥＮはバッファ３、セレクタ７、ＮＡＮ
Ｄゲート１０に与見られると工もに、インバータ８を経
由してラッチ２へも与えられる。図示されない伝送＝ン
トローツよ〕出力されるＤＭム要求信号ＴＤＲＱ（送信
要求）、ＲＤＲＱ（受信要求）はＤＭＡコント闘−テ１
のＤＲＱＯ，ＤＲＱｌへ、またＤＭム許可信号ＤＡＣＫ
Ｏ，ＤＡＣＫｌは伝送＝ント■−ラにＴＡＣＫ、ＲＡＣ
Ｋとして与えられる。
ＤＭム時にＤＭＡＩントローラ１よ）出力されるｌＯＲ
信号、ＭＥＭＢ信号はＮＯＲゲート１１へ、ｃｐｕよ）
ａｓ力されるアドレスをデーードし九ＳＥＬ信号と１０
Ｗ信号紘ＮＯＲゲート１４に導入される。
信号、ＭＥＭＢ信号はＮＯＲゲート１１へ、ｃｐｕよ）
ａｓ力されるアドレスをデーードし九ＳＥＬ信号と１０
Ｗ信号紘ＮＯＲゲート１４に導入される。
次に、この発明の動作について説明する。なお、伝送は
半二重方式とし、−時に大量データを伝送するのは送信
または受信のいずれか一方のみとする。また、送信時に
大量のデータを扱う場合はモード設定Ｆ／Ｆｄを＠１”
に、受信時ならば＠０１にセットする。
半二重方式とし、−時に大量データを伝送するのは送信
または受信のいずれか一方のみとする。また、送信時に
大量のデータを扱う場合はモード設定Ｆ／Ｆｄを＠１”
に、受信時ならば＠０１にセットする。
まず、ＤＭＡ転送を開始する前にモード設定ｒ／Ｆ６と
カウンタ・レジスタ５をセットする。カウンタ・レジス
タ５は図示されなｈｃｐｕよシ出力されるＳＥＬ信号、
ｔＯＷ信号がＮＯＲゲート１４．１３及びインバータ１
５を経由してクロック入力およびＬＯＡＤ入力を＠Ｌ”
レベルとするので、ｌＯＷ信号の立上シでデータが書込
まれる。
カウンタ・レジスタ５をセットする。カウンタ・レジス
タ５は図示されなｈｃｐｕよシ出力されるＳＥＬ信号、
ｔＯＷ信号がＮＯＲゲート１４．１３及びインバータ１
５を経由してクロック入力およびＬＯＡＤ入力を＠Ｌ”
レベルとするので、ｌＯＷ信号の立上シでデータが書込
まれる。
このときのデータはメモリブロック１０”以外を設定す
る（メモリブロック＠０”は少量データを伝送する側で
使用する）。いま、モード設定ｒ／Ｆ６を＠１”（送信
モード）に設定したとする。
る（メモリブロック＠０”は少量データを伝送する側で
使用する）。いま、モード設定ｒ／Ｆ６を＠１”（送信
モード）に設定したとする。
ＤＲＡＭ：ｆントローラ１の出力ＤＡＣＫ１拡通常紘＠
１２であ）、受信ＤＭＡ要求が発生してＤＲＱｌが＠１
”となル、受信ＤＭＡが許可されると１０”となる。従
って、通常はＥＯＲゲート９０入力がともに＠１＃であ
るため、その出力は＠０＃となシ、セレクタ７はム入力
が選択されている。
１２であ）、受信ＤＭＡ要求が発生してＤＲＱｌが＠１
”となル、受信ＤＭＡが許可されると１０”となる。従
って、通常はＥＯＲゲート９０入力がともに＠１＃であ
るため、その出力は＠０＃となシ、セレクタ７はム入力
が選択されている。
即ち、カウンタ・レジスタ５の値が出力されている。つ
ま〕、送信ＤＭ人時はカウンタ・レジスタ５で指定され
たメモリブ筒ツクがアクセスされる。
ま〕、送信ＤＭ人時はカウンタ・レジスタ５で指定され
たメモリブ筒ツクがアクセスされる。
受信ＤＭＡ時にはＤＡＣＫｌが１０＃となってＥＯＲゲ
ート９の出力が＠１”となシ、セレクタ７のＢ入力が選
択されるので、メモリブ冒ツク＠０”がアクセスされる
（モード設定Ｆ／Ｆ６を１０”に設定した場合は逆にな
る）。
ート９の出力が＠１”となシ、セレクタ７のＢ入力が選
択されるので、メモリブ冒ツク＠０”がアクセスされる
（モード設定Ｆ／Ｆ６を１０”に設定した場合は逆にな
る）。
以上の動作をタイムチャートで示すと、第２図の如くな
る。なお、同図（イ）は伝送装置からの要求信号、（電
）はアドレス有効信号、（ハ）拡アドレスス）四−プ信
号、（１）はＤＭＡ許可信号、（ホ）はメモリ読出し信
号、（へ）はメモリ書込み信号をそれぞれ示している。
る。なお、同図（イ）は伝送装置からの要求信号、（電
）はアドレス有効信号、（ハ）拡アドレスス）四−プ信
号、（１）はＤＭＡ許可信号、（ホ）はメモリ読出し信
号、（へ）はメモリ書込み信号をそれぞれ示している。
また、例えば１つのメモリブロックを越えて次のクロッ
クを連続的にアクセスする時は、クロックの最終アドレ
ス（ラッテ２．バッファＳの出力がすべて＠１′）で検
出回路４の出力が′″１”とな）、ＤＭＡコントローラ
１よル１０ＢまたはＭＥＭＲ信号が出力された時点でカ
ウンタ・レジスタ５のクロック入力が＠Ｌ”レベルとな
るので、その信号の立上１ｉ０Ｒ１たｔｉＭＥＭＲ信号
の立上））でカウンタ・レジスタ５のＩｔＬ２＞ｔ＋１
（カウントアツプ）され、次のブロックに移る。即ち、
プはツクｔ−を九がって連続アクセスができる。
クを連続的にアクセスする時は、クロックの最終アドレ
ス（ラッテ２．バッファＳの出力がすべて＠１′）で検
出回路４の出力が′″１”とな）、ＤＭＡコントローラ
１よル１０ＢまたはＭＥＭＲ信号が出力された時点でカ
ウンタ・レジスタ５のクロック入力が＠Ｌ”レベルとな
るので、その信号の立上１ｉ０Ｒ１たｔｉＭＥＭＲ信号
の立上））でカウンタ・レジスタ５のＩｔＬ２＞ｔ＋１
（カウントアツプ）され、次のブロックに移る。即ち、
プはツクｔ−を九がって連続アクセスができる。
この発明によれば、モード設定Ｆ／Ｆ、メモリブ田ツク
指定用のカウンタ・レジスタ及びモード設定Ｆ／ＦとＤ
ＭＡ要求の種類に応じてメモリブロックを切替えるため
のセレクタにより、同一のメモリを効率的に使用するこ
とができるので、比較的少ない容量のメモリで大量のデ
ータを扱うことが可能となる。また、アドレス検出回路
を設けることによ）゛、２つのメそりブロックをまたい
で連続的にアクセスすることもできる。
指定用のカウンタ・レジスタ及びモード設定Ｆ／ＦとＤ
ＭＡ要求の種類に応じてメモリブロックを切替えるため
のセレクタにより、同一のメモリを効率的に使用するこ
とができるので、比較的少ない容量のメモリで大量のデ
ータを扱うことが可能となる。また、アドレス検出回路
を設けることによ）゛、２つのメそりブロックをまたい
で連続的にアクセスすることもできる。
第１図はこの発明の実施例を示す構成図、第２図はその
動作を説明するためのタイムチャートである。 符号説明 １・・・・・・ＤＭＡｆントローラ、２・１１６ｅｓａ
ラツチ、５・・・・・・バッファ、４・・・・・・アド
レス検出回路、５・・・・°。 カウンタ・レジスタ、６・・・・・・プリップ７０ツブ
（ＦＦ）、７・・・・・・セレクタ、８，１５・・・・
・・インバータゲート、９・・・・・・排他的論理和（
ＥＯＲ）ゲート、１０．１１・・・・・・ナンド（ＮＡ
ＮＤ）ゲート、１２゜１３．１４・・・・・・ノア（Ｎ
ＯＲ）ゲート。
動作を説明するためのタイムチャートである。 符号説明 １・・・・・・ＤＭＡｆントローラ、２・１１６ｅｓａ
ラツチ、５・・・・・・バッファ、４・・・・・・アド
レス検出回路、５・・・・°。 カウンタ・レジスタ、６・・・・・・プリップ７０ツブ
（ＦＦ）、７・・・・・・セレクタ、８，１５・・・・
・・インバータゲート、９・・・・・・排他的論理和（
ＥＯＲ）ゲート、１０．１１・・・・・・ナンド（ＮＡ
ＮＤ）ゲート、１２゜１３．１４・・・・・・ノア（Ｎ
ＯＲ）ゲート。
Claims (1)
- 【特許請求の範囲】 プロセツサと伝送装置との間でメモリからのブロツクデ
ータをダイレクトメモリアクセス（ＤＭＡ）方式で転送
するに当たり、メモリをＤＭＡ転送にもとづきデータの
書込みまたは読出しが行なわれる第１のメモリブロック
とそれ以外の第２のメモリブロックにわけるとゝもに、
ＤＭＡ転送時には該第１メモリブロックを送信モード時
と受信モード時とで共用するＤＭＡ制御回路であつて、
前記送、受信モードのいずれかを設定するモード設定回
路と、 アクセスすべき第１メモリブロックを指定する指定回路
と、 前記プロセッサからの指令または伝送装置からの要求に
もとづきメモリに対するアクセス制御を行なう制御回路
と、 該制御回路および前記モード設定回路の各出力に応じて
アクセスすべきメモリブロックを切り替えるセレクト回
路と、 を備えてなることを特徴とするＤＭＡ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26538987A JPH01109458A (ja) | 1987-10-22 | 1987-10-22 | Ｄｍａ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26538987A JPH01109458A (ja) | 1987-10-22 | 1987-10-22 | Ｄｍａ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109458A true JPH01109458A (ja) | 1989-04-26 |
Family
ID=17416498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26538987A Pending JPH01109458A (ja) | 1987-10-22 | 1987-10-22 | Ｄｍａ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109458A (ja) |
-
1987
- 1987-10-22 JP JP26538987A patent/JPH01109458A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1129110A (en) | Apparatus and method for providing byte and word compatible information transfers | |
| US4692862A (en) | Rapid message transmission system between computers and method | |
| US5481678A (en) | Data processor including selection mechanism for coupling internal and external request signals to interrupt and DMA controllers | |
| JPH0146946B2 (ja) | ||
| US5170473A (en) | Communication command control system between cpus | |
| JPH01109458A (ja) | Ｄｍａ制御回路 | |
| US5408612A (en) | Microprocessor system for selectively accessing a processor internal register when the processor has control of the bus and partial address identifying the register | |
| US4618946A (en) | Dual page memory system having storage elements which are selectively swapped between the pages | |
| US5566350A (en) | Information device for providing fast data transfer with minimum overhead | |
| JPH04282938A (ja) | 通信制御装置 | |
| JPS60142768A (ja) | デ−タ転送装置 | |
| JPS61233857A (ja) | デ−タ転送装置 | |
| JPS608970A (ja) | マルチコントロ−ラシステム | |
| JPS58169612A (ja) | バス制御方式 | |
| KR940006833B1 (ko) | 공유자원 억세스 요구 제어장치 | |
| JPS58220542A (ja) | デ−タ通信インタフエ−ス回路 | |
| JPH04239985A (ja) | パラレルインタフェース回路 | |
| JPH03189755A (ja) | メモリ間転送装置 | |
| JPH09204393A (ja) | 情報装置 | |
| JPS6072052A (ja) | メモリアクセス方式 | |
| JPS6261976B2 (ja) | ||
| JPS62154056A (ja) | デ−タ通信用インタ−フエイス | |
| JPS61170859A (ja) | 計算機結合方式 | |
| JPH0650494B2 (ja) | 入出力制御装置におけるデータ転送方式 | |
| KR20050046094A (ko) | 슬래이브 장치의 데이터 기입 레이턴시를 감소시키는 버스시스템 및 이에 대한 데이터 처리 방법 |