JPH01109595A - Ｐｒｏｍプログラマ用アダプタ - Google Patents
Ｐｒｏｍプログラマ用アダプタInfo
- Publication number
- JPH01109595A JPH01109595A JP62268478A JP26847887A JPH01109595A JP H01109595 A JPH01109595 A JP H01109595A JP 62268478 A JP62268478 A JP 62268478A JP 26847887 A JP26847887 A JP 26847887A JP H01109595 A JPH01109595 A JP H01109595A
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- JP
- Japan
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- programmer
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- prom
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- 239000000872 buffer Substances 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＲＯＭプログラマが直接サポートしていない
デバイスとの接続部に使用されるアダプタに関する。
デバイスとの接続部に使用されるアダプタに関する。
まず、ＰＲＯＭプログラマとそこへ接続されるデバイス
の動作を第５図を用いて説明する。１はＰＲＯＭプログ
ラマ（以下プログラマと称す、）、３′はプログラマ１
をサポートするデバイスを表わしている。４−１．４−
３はアドレスバスを、５−１．５−３はリード信号を、
６−１．６−３はライト信号を、７−１．７−３はデー
タバスを表わしている（アドレスバスとデータバスは複
数の信号線を斜線入りの１本の線で表わしている。）。
の動作を第５図を用いて説明する。１はＰＲＯＭプログ
ラマ（以下プログラマと称す、）、３′はプログラマ１
をサポートするデバイスを表わしている。４−１．４−
３はアドレスバスを、５−１．５−３はリード信号を、
６−１．６−３はライト信号を、７−１．７−３はデー
タバスを表わしている（アドレスバスとデータバスは複
数の信号線を斜線入りの１本の線で表わしている。）。
デバイスへデータを書込む場合はプログラマ１はデータ
を書込みたいアドレスをアドレスバス４−Ｐまた書込む
データ７−１をデータバスへ印加し、ライト信号６−１
をアクティブとしデータを書込む、またデバイスからデ
ータを読み取る場合読み出したいアドレスをアドレスバ
ス４−１へ印加しリード信号５−１をアクティブとする
ことによってデータバス７−１へ出力されたデータをプ
ログラマが読み取ることができる。 。
を書込みたいアドレスをアドレスバス４−Ｐまた書込む
データ７−１をデータバスへ印加し、ライト信号６−１
をアクティブとしデータを書込む、またデバイスからデ
ータを読み取る場合読み出したいアドレスをアドレスバ
ス４−１へ印加しリード信号５−１をアクティブとする
ことによってデータバス７−１へ出力されたデータをプ
ログラマが読み取ることができる。 。
また、ＰＲＯＭプログラマが直接サポートしていないデ
バイスの場合、第６図に示すようにＰＲＯＭプログラマ
用アダプタ２′を介してプログラマ１とデバイス３を接
続する。ただしこのデバイス３はアドレスバス幅を除い
てデバイス３′と同じ仕様である必要がある。すなわち
ＰＲＯＭプログラマがサポートするプログラマのメモリ
空間のデバイスのサポートするメモリ空間とは第４図に
示す関係となっている。１００はプログラマのメモリ空
間を（以下プログラマ空間と称す。）、１０１はデバイ
スをサポートするメモリ空間（以下デバイス空間と称す
。）を表わしている。１０２はデバイスの中にあるプロ
グラミングされるメモリ（以下ＰＲＯＭ空間と称す。）
、１０４はデバイスがプログラマ空間１００をデバイス
がアドレスをフルデコードしていないために生じるイメ
ージ空間・（すなわち本空間へのアクセスは区間１０２
へのアクセスとなる。）を表わしている。デバイスへの
データの曹込み、読み出しの手順は先に示したものと同
じである。
バイスの場合、第６図に示すようにＰＲＯＭプログラマ
用アダプタ２′を介してプログラマ１とデバイス３を接
続する。ただしこのデバイス３はアドレスバス幅を除い
てデバイス３′と同じ仕様である必要がある。すなわち
ＰＲＯＭプログラマがサポートするプログラマのメモリ
空間のデバイスのサポートするメモリ空間とは第４図に
示す関係となっている。１００はプログラマのメモリ空
間を（以下プログラマ空間と称す。）、１０１はデバイ
スをサポートするメモリ空間（以下デバイス空間と称す
。）を表わしている。１０２はデバイスの中にあるプロ
グラミングされるメモリ（以下ＰＲＯＭ空間と称す。）
、１０４はデバイスがプログラマ空間１００をデバイス
がアドレスをフルデコードしていないために生じるイメ
ージ空間・（すなわち本空間へのアクセスは区間１０２
へのアクセスとなる。）を表わしている。デバイスへの
データの曹込み、読み出しの手順は先に示したものと同
じである。
また、プログラマ１は通常データを書込む場合、まずデ
バイスが消去状態であるかどうかをプログラマ空間１０
０すべてについてチエツクしく実際にはプログラマ空１
Ｊｌｊ１００全てにわたってデバイスのデータを読み出
し、読与出されたデータが所定の消去状態データ、０ま
たは１であることを確認する。以下ブランクチエツクと
称する。）、次にプログラマ空間１００のデータをデバ
イスへ順次曹き込んでゆく（以下プログラミングと称す
る。）。
バイスが消去状態であるかどうかをプログラマ空間１０
０すべてについてチエツクしく実際にはプログラマ空１
Ｊｌｊ１００全てにわたってデバイスのデータを読み出
し、読与出されたデータが所定の消去状態データ、０ま
たは１であることを確認する。以下ブランクチエツクと
称する。）、次にプログラマ空間１００のデータをデバ
イスへ順次曹き込んでゆく（以下プログラミングと称す
る。）。
書き込与が終了したならば、最後にデバイスからデータ
を順次読み出し、プログラマ空間１００のデータと読み
出されたデータとを比較して、デバイスにデータが正し
く誉き込１れたかをチエツクする（以下ベリファイと称
す。）、ＰＲＯＭプログラマの動作はこのようになって
いる。
を順次読み出し、プログラマ空間１００のデータと読み
出されたデータとを比較して、デバイスにデータが正し
く誉き込１れたかをチエツクする（以下ベリファイと称
す。）、ＰＲＯＭプログラマの動作はこのようになって
いる。
上述した従来のアダプタではプログラマ空間１００をデ
バイス空間１０１がフルデコードしていない／ ために如←プロゲラ中膠通常の動作手順で動作し丁゛；
。
バイス空間１０１がフルデコードしていない／ ために如←プロゲラ中膠通常の動作手順で動作し丁゛；
。
グ場合次に示すような不具合が生じるととＫなる。
まず、プログラマ−がブランクチエツクをする。
この場合、プログラマ−はプログラマ空間１００全てに
わたってブランクチエツクを行なうが、デバイス空間１
０１の内の空間１０２ではそこへ割り当てられているＰ
ＲＯＭ空間１０２が読み出されるが、読み出されるデー
タはデバイスの消去状態のデータであり、問題な（ＰＲ
ＯＭプログラミングが動作する。また、イメージ空間１
０４でもＰＲＯＭ空間１０２が読み出されるためデバイ
スの消去状態のデータが読み出され特に問題なく動作す
る０次にプログラミングの場合、ＰＲＯＭ空間１０２で
は通常の書き込みと全く同じで問題無く動作する。しか
しイメージ空間１０４に入るとＰＲＯＭ空間１０２が写
像されるため、１００−２の部分のデータがデバイス空
間１０１．すなわちＰＲＯＭ空間１０２に追加してデー
タが書き込まれてしまい、正しく書き込まれていたデー
タが破壊されてしまうことになる。また、この場合当然
ベリファイではデータが破壊されているためチエツク結
果は不良となってしまう。また、デバイスの特性によっ
ては空間１００−２に消去状態のデータをセットしてお
くことによって、プログラミングでデータを破壊するこ
とは避けることができる場合もあるが、この場合、ベリ
ファイ動作でイメージ空間１０４を読み出した時はＰＲ
ＯＭ空間１０２が読み出される。すなわち、既に曹き込
まれたデータが読み出され、空間１００−２にセットさ
れている消去状態のデータとは異なったものとなり正し
くデータが書き込まれているにもかかわらずエラーとし
て処理されてしまうことになる。
わたってブランクチエツクを行なうが、デバイス空間１
０１の内の空間１０２ではそこへ割り当てられているＰ
ＲＯＭ空間１０２が読み出されるが、読み出されるデー
タはデバイスの消去状態のデータであり、問題な（ＰＲ
ＯＭプログラミングが動作する。また、イメージ空間１
０４でもＰＲＯＭ空間１０２が読み出されるためデバイ
スの消去状態のデータが読み出され特に問題なく動作す
る０次にプログラミングの場合、ＰＲＯＭ空間１０２で
は通常の書き込みと全く同じで問題無く動作する。しか
しイメージ空間１０４に入るとＰＲＯＭ空間１０２が写
像されるため、１００−２の部分のデータがデバイス空
間１０１．すなわちＰＲＯＭ空間１０２に追加してデー
タが書き込まれてしまい、正しく書き込まれていたデー
タが破壊されてしまうことになる。また、この場合当然
ベリファイではデータが破壊されているためチエツク結
果は不良となってしまう。また、デバイスの特性によっ
ては空間１００−２に消去状態のデータをセットしてお
くことによって、プログラミングでデータを破壊するこ
とは避けることができる場合もあるが、この場合、ベリ
ファイ動作でイメージ空間１０４を読み出した時はＰＲ
ＯＭ空間１０２が読み出される。すなわち、既に曹き込
まれたデータが読み出され、空間１００−２にセットさ
れている消去状態のデータとは異なったものとなり正し
くデータが書き込まれているにもかかわらずエラーとし
て処理されてしまうことになる。
以上のように従来のアダプタではデバイスに書き込むデ
ータを破壊してしまう、あるいは正常に動作したにもか
かわらずエラーとして処理してしまうといった欠点があ
る。
ータを破壊してしまう、あるいは正常に動作したにもか
かわらずエラーとして処理してしまうといった欠点があ
る。
本発明のＰＲＯＭプログラマ用アダプタは、アドレスを
デコードするアドレスデコーダと、データバスを制御す
る３ステートバッファと、前記デバイスが消去状態で出
力するデータを作る回路とこれらのハードウェア制御す
るだめの論理回路とを有している。
デコードするアドレスデコーダと、データバスを制御す
る３ステートバッファと、前記デバイスが消去状態で出
力するデータを作る回路とこれらのハードウェア制御す
るだめの論理回路とを有している。
〔実施例１〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図を表わしている
。１はプログラマを、２はアダプタを、３はデバイスを
表わしている。この実施例ではデバイス３の消去状態の
データはＯとしている。４−１．４−２．４−３はアド
レスバスを、５−１．５−２．５−３はリード信号線を
、６−１．６−２．６−３はライト信号を、７−１．７
−２．７−３はデータバスを表わしている。８はアドレ
スデコーダを表わしており、デバイス３がサポートする
アドレス空間、即ち、ＰＲＯＭ空間を指している場合ア
クティブとなる信号を出力する。９はインバータゲート
でデコーダ出力抄反転している。１０−１．１０−２．
１０−３はアンドゲートで、リード信号、ライト信号と
デコーダ出力とによって各回路を動作させる信号を発生
させている。１１−１．１１−２．１１−３は３ステー
トバッファで、１０−１．１０−２．１０−３のアンド
ゲートかる。１００はプログラマ１のプログラマ空１０
１はデバイス空間を、１０２はデバイス３の内ＰＬＵＭ
空間を、１０３はＰＲＯＭが割り当てられていないブラ
ンクデータ空間を表わしている。１００−１．１００−
２はそれぞれＰＲＯＭ空間１０２、ブランクデータ空間
１０３に対応するプログラマ空間を表わしている。先に
説明したようにプログラマｌはブランクチエツクを行う
ためにデバイス空間１０１を順次読み出してゆく。）’
ＲＯＭ空間１０２では、アドレスバス４−１．４−２．
４−３には、ＰＲＯＭ空間１０２を指すアドレスがセッ
トされており、アドレスデコーダ８はアクティブ信号を
出し、リード信号５−１．５−２．５−３がアクティブ
となりアントゲ−）１０−２がアクティブ信号を出力す
る。これによって３ステートバッファ１１−２がオープ
ンされ、デバイスのデータバス７−３がプログラマのデ
ータバス７−１へ接続される。すなわちデバイスのＰＲ
ＯＭ空間がそのママ読み出されるために、デバイスが消
去状態か、既に書き込まれたものかをチエツクするこ′
とができる。次に空間１０３にはいるとアドレスデコー
ダ８はノンアクティブとなりそれによってアンドゲート
１０−２もノンアクティブとなり、３ステートバッファ
１１−２がクローズされ、デバイスのデータバスが、プ
ログラマ−のデータバスから切り離される。かわって、
インバータゲート９によって反転され、アントゲ−）１
０−１がアクティブとなり、３ステートバッファ１１−
１がオープンされ、０のデータすなわち消去状態のデー
タがプログラマのデータバス７−１へ出力されることに
なり、空間１０３では必ずブランクデータが読み出され
、ブランクチエツクは問題無く動作する。次にプログラ
ム動作を行う時は、プログラム空間１００−１へ書き込
みたいデータを、プログラム空間１００−２へ消去状態
のデータをセットしておく。まず、ＰＲＯＭ空間１０２
ではアドレスバス４−２にはＰＲＯＭ空間１０２を指す
アドレスがセットされており、アドレスデコーダ８はア
クティブ信号を出力し、ライト信号６−１がアクティブ
となってアンドゲート１０３がアクティブとなる。これ
によって３ステートバッファ１１−３がオープンされプ
ログラマのデータバス７−１がデバイスのデータバス７
−３へ接続され、かつライト信号６−２を通じライトイ
キ号６−３がアクティブとなりデバイスへデータを書込
むことができる。″また、空間１０３を指すとアドレス
デコーダ８はノンアクティブとなり、３ステートバッフ
−）１０−３がノンアクティブとなるため、デバイスは
書込み動作を行わないことになる。最後にベリファイ動
作ではブランクチエツクで説明したようにＰＲＯＭ空間
１０２ではデバイスがプログラマに接続され、ブランク
データ空間１０３では消去状態のデータが出力されるこ
とだなる。このように読み出されたデータはプログラマ
空間１００のデータと比較されるが、先に述べたとおり
、この空間１００−１には書込みたいデータが、空間１
００−２にはブランクデータがセットされているために
比較結果も問題無いととくなり、ベリファイ動作も正常
に動作することになる。
。１はプログラマを、２はアダプタを、３はデバイスを
表わしている。この実施例ではデバイス３の消去状態の
データはＯとしている。４−１．４−２．４−３はアド
レスバスを、５−１．５−２．５−３はリード信号線を
、６−１．６−２．６−３はライト信号を、７−１．７
−２．７−３はデータバスを表わしている。８はアドレ
スデコーダを表わしており、デバイス３がサポートする
アドレス空間、即ち、ＰＲＯＭ空間を指している場合ア
クティブとなる信号を出力する。９はインバータゲート
でデコーダ出力抄反転している。１０−１．１０−２．
１０−３はアンドゲートで、リード信号、ライト信号と
デコーダ出力とによって各回路を動作させる信号を発生
させている。１１−１．１１−２．１１−３は３ステー
トバッファで、１０−１．１０−２．１０−３のアンド
ゲートかる。１００はプログラマ１のプログラマ空１０
１はデバイス空間を、１０２はデバイス３の内ＰＬＵＭ
空間を、１０３はＰＲＯＭが割り当てられていないブラ
ンクデータ空間を表わしている。１００−１．１００−
２はそれぞれＰＲＯＭ空間１０２、ブランクデータ空間
１０３に対応するプログラマ空間を表わしている。先に
説明したようにプログラマｌはブランクチエツクを行う
ためにデバイス空間１０１を順次読み出してゆく。）’
ＲＯＭ空間１０２では、アドレスバス４−１．４−２．
４−３には、ＰＲＯＭ空間１０２を指すアドレスがセッ
トされており、アドレスデコーダ８はアクティブ信号を
出し、リード信号５−１．５−２．５−３がアクティブ
となりアントゲ−）１０−２がアクティブ信号を出力す
る。これによって３ステートバッファ１１−２がオープ
ンされ、デバイスのデータバス７−３がプログラマのデ
ータバス７−１へ接続される。すなわちデバイスのＰＲ
ＯＭ空間がそのママ読み出されるために、デバイスが消
去状態か、既に書き込まれたものかをチエツクするこ′
とができる。次に空間１０３にはいるとアドレスデコー
ダ８はノンアクティブとなりそれによってアンドゲート
１０−２もノンアクティブとなり、３ステートバッファ
１１−２がクローズされ、デバイスのデータバスが、プ
ログラマ−のデータバスから切り離される。かわって、
インバータゲート９によって反転され、アントゲ−）１
０−１がアクティブとなり、３ステートバッファ１１−
１がオープンされ、０のデータすなわち消去状態のデー
タがプログラマのデータバス７−１へ出力されることに
なり、空間１０３では必ずブランクデータが読み出され
、ブランクチエツクは問題無く動作する。次にプログラ
ム動作を行う時は、プログラム空間１００−１へ書き込
みたいデータを、プログラム空間１００−２へ消去状態
のデータをセットしておく。まず、ＰＲＯＭ空間１０２
ではアドレスバス４−２にはＰＲＯＭ空間１０２を指す
アドレスがセットされており、アドレスデコーダ８はア
クティブ信号を出力し、ライト信号６−１がアクティブ
となってアンドゲート１０３がアクティブとなる。これ
によって３ステートバッファ１１−３がオープンされプ
ログラマのデータバス７−１がデバイスのデータバス７
−３へ接続され、かつライト信号６−２を通じライトイ
キ号６−３がアクティブとなりデバイスへデータを書込
むことができる。″また、空間１０３を指すとアドレス
デコーダ８はノンアクティブとなり、３ステートバッフ
−）１０−３がノンアクティブとなるため、デバイスは
書込み動作を行わないことになる。最後にベリファイ動
作ではブランクチエツクで説明したようにＰＲＯＭ空間
１０２ではデバイスがプログラマに接続され、ブランク
データ空間１０３では消去状態のデータが出力されるこ
とだなる。このように読み出されたデータはプログラマ
空間１００のデータと比較されるが、先に述べたとおり
、この空間１００−１には書込みたいデータが、空間１
００−２にはブランクデータがセットされているために
比較結果も問題無いととくなり、ベリファイ動作も正常
に動作することになる。
本実施例ではＰＲＯＭ空間がデバイス空間の前半に固ま
っているものを示しているが、デバイスのＰＲＯＭ空間
はこのようＫなっている必要はなく、アドレスデコーダ
８はアドレスがＰＲＯＭ空間を指しているときにアクテ
ィブとなれば、デバイス空間の中でどこに割シ当てられ
ていても良い。
っているものを示しているが、デバイスのＰＲＯＭ空間
はこのようＫなっている必要はなく、アドレスデコーダ
８はアドレスがＰＲＯＭ空間を指しているときにアクテ
ィブとなれば、デバイス空間の中でどこに割シ当てられ
ていても良い。
〔実施例２〕
第２図は本発明の第２の実施例を表わしている。
本実施例ではデバイスの消去状態のデータは１としてい
る。また、デバイス空間の内ＰＲＯＭ空間はプログラマ
空間に対して半分とし、ＰＲＯＭ空間はその前半を占め
るものとしている。第２図において、９′はインバータ
ゲートを、１２はアドレスバスの最上位のアドレス線を
、１３はプルアップ抵抗器を表わしている０本実施例で
はＰＲＯＭ空間がデバイス空間の前半を占めているとい
う条件から特にアドレスデコーダを設けていないが、最
上位アドレス線１２によってＰＲＯＭ空間とブランクデ
ータ空間とを識別している。すなわち、アドレスバス４
−２がＰＲＯＭ空間を指している場合最上位アドレス線
１２はノンアクティブ状態に１またブランクデータ空間
を指している場合、アクティブ状態になる。この場合イ
ンバータゲート９′ は第１の実施例におけるインバ
ータゲート９と丁度反対の動作となっているｉ＜すなわ
ち最上位アドレス線１２は第１図のアドレスデコーダ８
の出力線と論理が反転している。）。また、本実施例で
はデバイス３の消去状態でのデータは１としているので
特に３ステートバッファを介して消去状態のデータを印
加せずに、ブランクデータ空間の読み出し時は、３ステ
ートバッファ１１−２をハイインピーダンスにすること
によって、プルアップ抵抗器１３からの信号によって消
去状態のデータすなわち１をプログラマのデータバス７
−１へ印加する構成となっている。その他の部分の動作
及び全体の動作は第１の実施例と同じでうる。
る。また、デバイス空間の内ＰＲＯＭ空間はプログラマ
空間に対して半分とし、ＰＲＯＭ空間はその前半を占め
るものとしている。第２図において、９′はインバータ
ゲートを、１２はアドレスバスの最上位のアドレス線を
、１３はプルアップ抵抗器を表わしている０本実施例で
はＰＲＯＭ空間がデバイス空間の前半を占めているとい
う条件から特にアドレスデコーダを設けていないが、最
上位アドレス線１２によってＰＲＯＭ空間とブランクデ
ータ空間とを識別している。すなわち、アドレスバス４
−２がＰＲＯＭ空間を指している場合最上位アドレス線
１２はノンアクティブ状態に１またブランクデータ空間
を指している場合、アクティブ状態になる。この場合イ
ンバータゲート９′ は第１の実施例におけるインバ
ータゲート９と丁度反対の動作となっているｉ＜すなわ
ち最上位アドレス線１２は第１図のアドレスデコーダ８
の出力線と論理が反転している。）。また、本実施例で
はデバイス３の消去状態でのデータは１としているので
特に３ステートバッファを介して消去状態のデータを印
加せずに、ブランクデータ空間の読み出し時は、３ステ
ートバッファ１１−２をハイインピーダンスにすること
によって、プルアップ抵抗器１３からの信号によって消
去状態のデータすなわち１をプログラマのデータバス７
−１へ印加する構成となっている。その他の部分の動作
及び全体の動作は第１の実施例と同じでうる。
以上説明したように本発明はアドレスデコーダとデータ
バスを制御するヤナステートバッファと消去状態のデー
タを出力する回路とこれらの回路を制御するための各穐
ゲートとを有することによってプログラマが直接サポー
トしていないデバイスに対してもエラーを発生すること
なくデータを書込むことができる効果がある。
バスを制御するヤナステートバッファと消去状態のデー
タを出力する回路とこれらの回路を制御するための各穐
ゲートとを有することによってプログラマが直接サポー
トしていないデバイスに対してもエラーを発生すること
なくデータを書込むことができる効果がある。
第１図は本発明の一実施例のブロック図、第２図は本発
明の他の実施例のブロック図、第３図は第１図、第２図
の例におけるメモリ空間を示す関係図、第５図、第６図
は従来例のブロック図、第４図は第６図の例におけるメ
モリ空間を示す関係図である。 １・・・・・・プログラマ、２・・・・・・アダプタ、
３・・・・・・デバイス、３′・・・・・・プログラマ
サポートするデバイス、４−１．４−２．４−３・・・
・・・アドレスバス、５−１．５−２．５−３・・・・
・・リード信号、６−１゜６−２．６−３・・・・・・
ライト信号、？−１．７−２゜７−３・・・・・・デー
タバス、８・・・・・・アドレスデコーダ、９・・・・
・・インバータゲート、９′・・・・・・インバータゲ
ート、１０−１．１０−２．１０−３・・・・・・アン
ドゲート、１１−１．１１−２．１１−３・・・・・・
３ステートバッファ、１２・・・・・・最上位アドレス
線、１３・・・・・・プルアップ抵抗器、１００・・・
・・・プログラマ空間、１０１・・・・・・デバイス空
間、１０２・・・・・・ＰＲＯＭ空間、１０３・・・・
・・ブランクデータ空間、１０４・・・・・・イメージ
空間、１００−１・・・・・・プログラマ空間、１．０
０−２・・・・・・プログラマ空間、１００−２・・・
・・・プログラマ空間。 代理人 弁理士 内 原 普翳１図 テバイＸ 膳２ 図 箒３図 第４ Σ
明の他の実施例のブロック図、第３図は第１図、第２図
の例におけるメモリ空間を示す関係図、第５図、第６図
は従来例のブロック図、第４図は第６図の例におけるメ
モリ空間を示す関係図である。 １・・・・・・プログラマ、２・・・・・・アダプタ、
３・・・・・・デバイス、３′・・・・・・プログラマ
サポートするデバイス、４−１．４−２．４−３・・・
・・・アドレスバス、５−１．５−２．５−３・・・・
・・リード信号、６−１゜６−２．６−３・・・・・・
ライト信号、？−１．７−２゜７−３・・・・・・デー
タバス、８・・・・・・アドレスデコーダ、９・・・・
・・インバータゲート、９′・・・・・・インバータゲ
ート、１０−１．１０−２．１０−３・・・・・・アン
ドゲート、１１−１．１１−２．１１−３・・・・・・
３ステートバッファ、１２・・・・・・最上位アドレス
線、１３・・・・・・プルアップ抵抗器、１００・・・
・・・プログラマ空間、１０１・・・・・・デバイス空
間、１０２・・・・・・ＰＲＯＭ空間、１０３・・・・
・・ブランクデータ空間、１０４・・・・・・イメージ
空間、１００−１・・・・・・プログラマ空間、１．０
０−２・・・・・・プログラマ空間、１００−２・・・
・・・プログラマ空間。 代理人 弁理士 内 原 普翳１図 テバイＸ 膳２ 図 箒３図 第４ Σ
Claims (1)
- アドレスを印加しリード信号とライト信号を制御する
ことによってデータバス上にあるデータを書込み、ある
いは読み出しを行うＰＲＯＭプログラマと、そのＰＲＯ
Ｍプログラマによって情報をプログラミングされるデバ
イスを接続するＰＲＯＭプログラマ用アダプタにおいて
、前記アドレスをデコードするアドレスデコーダと、デ
ータバスを制御する３ステートバッファと、前記デバイ
スが消去状態で外部に出力するデータを作る回路と、こ
れらのハードウェアを制御するための論理回路とを有す
ることを特徴とするＰＲＯＭプログラマ用アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268478A JPH0719476B2 (ja) | 1987-10-23 | 1987-10-23 | Ｐｒｏｍプログラマ用アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268478A JPH0719476B2 (ja) | 1987-10-23 | 1987-10-23 | Ｐｒｏｍプログラマ用アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01109595A true JPH01109595A (ja) | 1989-04-26 |
| JPH0719476B2 JPH0719476B2 (ja) | 1995-03-06 |
Family
ID=17459050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268478A Expired - Lifetime JPH0719476B2 (ja) | 1987-10-23 | 1987-10-23 | Ｐｒｏｍプログラマ用アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719476B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63166097A (ja) * | 1986-12-27 | 1988-07-09 | Silver Seiko Ltd | ロムライタカ−トリツジ |
-
1987
- 1987-10-23 JP JP62268478A patent/JPH0719476B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63166097A (ja) * | 1986-12-27 | 1988-07-09 | Silver Seiko Ltd | ロムライタカ−トリツジ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0719476B2 (ja) | 1995-03-06 |
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