JPH027298A - Ｐｒｏｍ内蔵デバイス - Google Patents
Ｐｒｏｍ内蔵デバイスInfo
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- JPH027298A JPH027298A JP63157341A JP15734188A JPH027298A JP H027298 A JPH027298 A JP H027298A JP 63157341 A JP63157341 A JP 63157341A JP 15734188 A JP15734188 A JP 15734188A JP H027298 A JPH027298 A JP H027298A
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- 101000610551 Homo sapiens Prominin-1 Proteins 0.000 abstract description 4
- 102100040120 Prominin-1 Human genes 0.000 abstract description 4
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 52
- 238000010586 diagram Methods 0.000 description 9
- 238000012795 verification Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Storage Device Security (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＲＯＭ内蔵デバイスに関し、特に全アドレス
空間のうちの部分的なアドレス空間にブログラミングす
る構成のＰＲＯＭ内蔵デバイスに関する。
空間のうちの部分的なアドレス空間にブログラミングす
る構成のＰＲＯＭ内蔵デバイスに関する。
従来のこの種のＰＲＯＭ内蔵デバイスについて図面を参
照して説明する。
照して説明する。
第４図は従来のＰＲＯＭ内蔵デバイス１０ＢのＰ ＲＯ
Ｍ １ ニ対し、ＰＲＯＭプログラマ５０によりデータ
ＤＴの書込み、読出しを行なう場合のブロック図である
。
Ｍ １ ニ対し、ＰＲＯＭプログラマ５０によりデータ
ＤＴの書込み、読出しを行なう場合のブロック図である
。
ＰＲＯＭプログラマ５０によりデータを書込む場合、通
常、まずＰＲＯＭ内蔵デバイスＩＯＢのＰＲＯＭＩが消
去状態であるかどうかをＰＲ，０Ｍプログラマ５０のサ
ポートするメモリ空間（以下プログラマ空間と称す）す
べてについてチエツクする。実際にはプログラマ空間す
べてにわたってＰＲＯＭＩのデータを読出し、読出され
たデータが所定の消去状態データ、“０°°または１゛
であることを確認する（以下これをブランクチエツクと
称する）。
常、まずＰＲＯＭ内蔵デバイスＩＯＢのＰＲＯＭＩが消
去状態であるかどうかをＰＲ，０Ｍプログラマ５０のサ
ポートするメモリ空間（以下プログラマ空間と称す）す
べてについてチエツクする。実際にはプログラマ空間す
べてにわたってＰＲＯＭＩのデータを読出し、読出され
たデータが所定の消去状態データ、“０°°または１゛
であることを確認する（以下これをブランクチエツクと
称する）。
次に、このプログラマ空間のデータをＰＲＯＭ１へ順次
書込んでいく（以下これをプログラミングと称する）。
書込んでいく（以下これをプログラミングと称する）。
書込みが終了したならば、最後にＰＲＯＭ１のメモリ空
間からデータを順次読出し、プログラマ空間のデータと
読出されたデータとを比較して。
間からデータを順次読出し、プログラマ空間のデータと
読出されたデータとを比較して。
ＰＲＯＭＩにデータが正しく書込まれたかどうかをチエ
ツクする（以下これをベリファイと称す）。 また、Ｐ
ＲＯＭプログラマ５０が直接サポートできないＰＲＯＭ
内蔵デバイスの場合、ＰＲＯＭ内蔵デバイスとＰＲＯＭ
プログラマ５０との間にアダプタを接続して上記の書込
み、読出しを行うこともある。
ツクする（以下これをベリファイと称す）。 また、Ｐ
ＲＯＭプログラマ５０が直接サポートできないＰＲＯＭ
内蔵デバイスの場合、ＰＲＯＭ内蔵デバイスとＰＲＯＭ
プログラマ５０との間にアダプタを接続して上記の書込
み、読出しを行うこともある。
このＰＲＯＭプログラマ５０のプログラマ空間とプログ
ラミングするＰＲＯＭＩのメモリ領域とは、ＰＲＯＭ内
蔵デバイス１０Ｂ側でアドレス信号ＡＤをフルデコード
しなかったりして、プログラマ空間に対してＰＲＯＭＩ
のメモリ領域の方が狭くなっている場合が多い。
ラミングするＰＲＯＭＩのメモリ領域とは、ＰＲＯＭ内
蔵デバイス１０Ｂ側でアドレス信号ＡＤをフルデコード
しなかったりして、プログラマ空間に対してＰＲＯＭＩ
のメモリ領域の方が狭くなっている場合が多い。
上述した従来のＰＲＯＭ内蔵デバイス１０ｓは、このＰ
ＲＯＭ内蔵デバイスＩＯＢのＰＲＯＭ１にプログラミン
グするＰＲＯＭプログラマ５０のプログラマ空間に対し
、プログラミングするＰＲＯＭｌのメモリ領域が狭くな
っている場合が多いので、プログラミングされたＰＲＯ
ＭＩのメモリ領域のデータが破壊されたり、ベリファイ
でチエツク結果不良になってしまうという欠点がある。
ＲＯＭ内蔵デバイスＩＯＢのＰＲＯＭ１にプログラミン
グするＰＲＯＭプログラマ５０のプログラマ空間に対し
、プログラミングするＰＲＯＭｌのメモリ領域が狭くな
っている場合が多いので、プログラミングされたＰＲＯ
ＭＩのメモリ領域のデータが破壊されたり、ベリファイ
でチエツク結果不良になってしまうという欠点がある。
例えば、アドレス信号ＡＤの上位２ビツトはデコードせ
ず残りの下位ビットによりプログラマ空間の１／４のＰ
ＲＯＭＩのメモリー領域にプログラミングする場合、第
５図に示すように、プログラミングするＰＲＯＭＩのメ
モリ領域、即ちプログラミングメモリ領域１１に対し、
残り３／４はプログラミングされないイメージメモリ領
域１２Ａ〜１２ｃとなる。
ず残りの下位ビットによりプログラマ空間の１／４のＰ
ＲＯＭＩのメモリー領域にプログラミングする場合、第
５図に示すように、プログラミングするＰＲＯＭＩのメ
モリ領域、即ちプログラミングメモリ領域１１に対し、
残り３／４はプログラミングされないイメージメモリ領
域１２Ａ〜１２ｃとなる。
まず、ＰＲＯＭプログラマ５０によりブランクチエツク
をする。この場合、ＰＲＯＭプログラマ５０はプログラ
マ空間５１ａ〜５１Ｄすべてにわたってブランクチエツ
クを行い、Ｐ Ｒ，ＯＭ １のメモリ領域では、アドレ
ス信号ＡＤの上位２ビツト°“００°°のアドレス信号
によって割当てられたプログラミングメモリ領域１１が
読出される。このデータは消去状態のデータであり、問
題なく動作する。また、アドレス信号ＡＤの上位２ビツ
トが°“００パでないときのイメージメモリ領域１２Ａ
〜１２゜でもプログラミングメモリ領域１１が読出され
るため、同様に消去状態のデータが読出され、特に問題
なく動作する。
をする。この場合、ＰＲＯＭプログラマ５０はプログラ
マ空間５１ａ〜５１Ｄすべてにわたってブランクチエツ
クを行い、Ｐ Ｒ，ＯＭ １のメモリ領域では、アドレ
ス信号ＡＤの上位２ビツト°“００°°のアドレス信号
によって割当てられたプログラミングメモリ領域１１が
読出される。このデータは消去状態のデータであり、問
題なく動作する。また、アドレス信号ＡＤの上位２ビツ
トが°“００パでないときのイメージメモリ領域１２Ａ
〜１２゜でもプログラミングメモリ領域１１が読出され
るため、同様に消去状態のデータが読出され、特に問題
なく動作する。
次に、プログラミングの場合、プログラミングメモリ領
域１１のアドレスでは通常の書込みと全く同じで問題な
く動作する。しかしイメージメモリ領域１２Ａ〜１２ｃ
のアドレスに入るとすべてプログラミングメモリ領域１
１が指定されるため、プログラマ空間５１ａ〜５１ｏの
部分のデータＤ Ｔ ｓ ＝ Ｄ Ｔ ｏがプログラミ
ングメモリ領域１１に重ねて書込まれてしまい、その前
に正しく書込まれていたデータＤ Ｔ Ａが破壊されて
しまうことになる。この場合、当然ベリファイではデー
タが破壊されているためチエツク結果は不良となつてし
まう。
域１１のアドレスでは通常の書込みと全く同じで問題な
く動作する。しかしイメージメモリ領域１２Ａ〜１２ｃ
のアドレスに入るとすべてプログラミングメモリ領域１
１が指定されるため、プログラマ空間５１ａ〜５１ｏの
部分のデータＤ Ｔ ｓ ＝ Ｄ Ｔ ｏがプログラミ
ングメモリ領域１１に重ねて書込まれてしまい、その前
に正しく書込まれていたデータＤ Ｔ Ａが破壊されて
しまうことになる。この場合、当然ベリファイではデー
タが破壊されているためチエツク結果は不良となつてし
まう。
またＰＲＯＭ内蔵デバイスの特性によっては、プログラ
マ空間５１Ｂ〜５１ｏに、消去状態のデータをセットし
ておくことによって、プログラミングでデータを破壊す
ることは避けることができる場合もあるが、ベリファイ
動作でイメージメモリ領域１２Ａ〜１２ｃのアドレスを
読出したときはプログラミングメモリ領域１１のデータ
が読出され、プログラマ空間５１ａ〜５１ｏにセットさ
れている消去状態のデータとは異なったものとなり、プ
ログラミングメモリ領域１１に正しくデータが書込まれ
ているにもかかわらず、エラーとして処理されてしまう
ことになる。
マ空間５１Ｂ〜５１ｏに、消去状態のデータをセットし
ておくことによって、プログラミングでデータを破壊す
ることは避けることができる場合もあるが、ベリファイ
動作でイメージメモリ領域１２Ａ〜１２ｃのアドレスを
読出したときはプログラミングメモリ領域１１のデータ
が読出され、プログラマ空間５１ａ〜５１ｏにセットさ
れている消去状態のデータとは異なったものとなり、プ
ログラミングメモリ領域１１に正しくデータが書込まれ
ているにもかかわらず、エラーとして処理されてしまう
ことになる。
本発明の目的は、ＰＲＯＭプログラマのプログラマ空間
に対しＰＲＯＭのプログラミングメモリ領域が狭くても
正しくデータが書込まれ、かつ破壊されることなくベリ
ファイも正常に行うことができるＰＲＯＭ内蔵デバイス
を提供することにある。
に対しＰＲＯＭのプログラミングメモリ領域が狭くても
正しくデータが書込まれ、かつ破壊されることなくベリ
ファイも正常に行うことができるＰＲＯＭ内蔵デバイス
を提供することにある。
本発明のＰＲＯＭ内蔵デバイスは、ＰＲＯＭプログラマ
からのアドレス信号により指定されるアドレスのうちで
このＰＲＯＭプログラマによりプログラミングされるメ
モリ領域とプログラミングされない領域とを備え、前記
ＰＲＯＭプログラマからの書込制御信号及び読出制御信
号に応じてデータの書込み、読出しをするＰＲＯＭと、
前記アドレス信号を入力しこのアドレス信号が前記ＰＲ
ＯＭプログラマによりプログラミングされるメモリ領域
のアドレスを指定しているか否かを判別するプログラミ
ング判別回路と、３ステートの書込用バッファ回路及び
続出、用バッファ回路とを備え、前記プログラミング判
別回路の判別結果がプログラミングされるメモリ領域の
アドレスを指定していると出、かつ前記ＰＲＯＭプログ
ラマから書込制御信号及び読出制御信号の一方が入力さ
れたとき対応する前記書込用バッファ回路又は読出用バ
ッファ回路を動作状態とし、前記プログラミング判別回
路の判別結果が否と出たとき前記書込用バッファ回路及
び読出用バッファ回路の出力インピーダンスを高インピ
ーダンスにして非動作状態とすると共に少なくとも前記
続出制御信号が入力されているとき前記ＰＲＯＭの消去
状態のデータ値を出力するデータバス制御部と、前記Ｐ
ＲＯＭプログラマからの書込制御信号及び続出制御信号
と前記プログラミング判別回路からの判別結果とに従っ
て前記ＰＲＯＭ及びデータバス制御部の動作を制御する
論理制御部とを有している。
からのアドレス信号により指定されるアドレスのうちで
このＰＲＯＭプログラマによりプログラミングされるメ
モリ領域とプログラミングされない領域とを備え、前記
ＰＲＯＭプログラマからの書込制御信号及び読出制御信
号に応じてデータの書込み、読出しをするＰＲＯＭと、
前記アドレス信号を入力しこのアドレス信号が前記ＰＲ
ＯＭプログラマによりプログラミングされるメモリ領域
のアドレスを指定しているか否かを判別するプログラミ
ング判別回路と、３ステートの書込用バッファ回路及び
続出、用バッファ回路とを備え、前記プログラミング判
別回路の判別結果がプログラミングされるメモリ領域の
アドレスを指定していると出、かつ前記ＰＲＯＭプログ
ラマから書込制御信号及び読出制御信号の一方が入力さ
れたとき対応する前記書込用バッファ回路又は読出用バ
ッファ回路を動作状態とし、前記プログラミング判別回
路の判別結果が否と出たとき前記書込用バッファ回路及
び読出用バッファ回路の出力インピーダンスを高インピ
ーダンスにして非動作状態とすると共に少なくとも前記
続出制御信号が入力されているとき前記ＰＲＯＭの消去
状態のデータ値を出力するデータバス制御部と、前記Ｐ
ＲＯＭプログラマからの書込制御信号及び続出制御信号
と前記プログラミング判別回路からの判別結果とに従っ
て前記ＰＲＯＭ及びデータバス制御部の動作を制御する
論理制御部とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例のＰＲＯＭ内蔵デバイス１０は、ＰＲＯＭプ
ログラマ５０からのアドレス信号ＡＤにより指定される
アドレスのうちでこのＰＲＯＭプログラマ５０によりプ
ログラミングされるメモリ領域、即ちプログラミングメ
モリ領域とプログラムされない領域とを備え、ＰＲＯＭ
プログラマ５０からの書込制御信号ＷＴ及び読出制御信
号ＲＤに応じてデータＤＴの書込み、読出しを行うＰＲ
ＯＭＩと、デコーダ２１及びインバータ２２を備えアド
レス信号ＡＤを入力してこのアドレス信号ＡＤがプログ
ラミングメモリ領域のアドレスを指定しているか否かを
判別するプログラミング判別回路２と、３ステートの書
込用バッファ４１、読出用バッファ４２及びデータ用バ
ッファ４３を備え、プログラミング判別回路２の判別結
果がプログラミングメモリ領域のアドレスを指定してい
・ると出、かつＰＲＯＭプログラマ５０から書込制御信
号ＷＴが入力されたとき書込用バッファ４１を動作状態
とし読出制御信号ＷＴが入力されたとき読出用バッファ
４２を動作状態とし、プログラミング判別回路２の判別
結果が否と出たとき書込用バッファ４１及び読出用バッ
ファ４２の出力インピーダンスを高インピーダンスにし
て非動作状態とすると共に少なくとも続出制御信号が入
力されているときデータ用バッファ４３によりＰＲ，Ｏ
Ｍｌの消去状態のデータ値をＰＲＯＭプログラマ５０へ
出力するデータバス制御部４と、ＡＮＤゲー） Ｇ ｔ
〜Ｇ３を備え、書込制御信号ＷＴ及び読出制御信号ＲＤ
とプログラミング判別回路２の判別結果とに従ってＰＲ
ＯＭＩ及びデータバス制御部４の動作を制御する論理制
御部３とを有する構成となっている。
ログラマ５０からのアドレス信号ＡＤにより指定される
アドレスのうちでこのＰＲＯＭプログラマ５０によりプ
ログラミングされるメモリ領域、即ちプログラミングメ
モリ領域とプログラムされない領域とを備え、ＰＲＯＭ
プログラマ５０からの書込制御信号ＷＴ及び読出制御信
号ＲＤに応じてデータＤＴの書込み、読出しを行うＰＲ
ＯＭＩと、デコーダ２１及びインバータ２２を備えアド
レス信号ＡＤを入力してこのアドレス信号ＡＤがプログ
ラミングメモリ領域のアドレスを指定しているか否かを
判別するプログラミング判別回路２と、３ステートの書
込用バッファ４１、読出用バッファ４２及びデータ用バ
ッファ４３を備え、プログラミング判別回路２の判別結
果がプログラミングメモリ領域のアドレスを指定してい
・ると出、かつＰＲＯＭプログラマ５０から書込制御信
号ＷＴが入力されたとき書込用バッファ４１を動作状態
とし読出制御信号ＷＴが入力されたとき読出用バッファ
４２を動作状態とし、プログラミング判別回路２の判別
結果が否と出たとき書込用バッファ４１及び読出用バッ
ファ４２の出力インピーダンスを高インピーダンスにし
て非動作状態とすると共に少なくとも続出制御信号が入
力されているときデータ用バッファ４３によりＰＲ，Ｏ
Ｍｌの消去状態のデータ値をＰＲＯＭプログラマ５０へ
出力するデータバス制御部４と、ＡＮＤゲー） Ｇ ｔ
〜Ｇ３を備え、書込制御信号ＷＴ及び読出制御信号ＲＤ
とプログラミング判別回路２の判別結果とに従ってＰＲ
ＯＭＩ及びデータバス制御部４の動作を制御する論理制
御部３とを有する構成となっている。
次にこの実施例の動作について説明する。
第２図はこの実施例の動作を説明するためのＰＲＯＭプ
ログラマ５０のプログラマ空間とＰＲＯＭ１のメモリ領
域とを対比させて示したメモリ対応図である。
ログラマ５０のプログラマ空間とＰＲＯＭ１のメモリ領
域とを対比させて示したメモリ対応図である。
第２図においては、アドレス信号ＡＤの上位２ビツトは
デコードせずに“’ ｏ ｏ ”とし、残りの下位ビッ
トによりＰＲＯＭＩのアドレスを指定し、プログラマ空
間の１／４に対応するＰＲＯＭＩのメモリ領域にプログ
ラミングする場合の例を示す。
デコードせずに“’ ｏ ｏ ”とし、残りの下位ビッ
トによりＰＲＯＭＩのアドレスを指定し、プログラマ空
間の１／４に対応するＰＲＯＭＩのメモリ領域にプログ
ラミングする場合の例を示す。
この場合、プログラミング判別回路２は、アドレス信号
ＡＤの上位２ビツトによりプログラミングメモリ領域の
アドレスか否かを判別すればよい、即ち上位２ビツトが
°“ＯＯ“°であれば「プログラミングメモリ領域のア
ドレス」でありそれ以外は「否Ｊである。
ＡＤの上位２ビツトによりプログラミングメモリ領域の
アドレスか否かを判別すればよい、即ち上位２ビツトが
°“ＯＯ“°であれば「プログラミングメモリ領域のア
ドレス」でありそれ以外は「否Ｊである。
まず、ブランクチエツクをする場合、アドレス信号ＡＤ
の上位２ビツトが“００″のときには読出制御信号ＲＤ
によりＰＲＯＭＩのプログラミングメモリ領域１１から
消去状態のデータが読出され、このときプログラミング
判別回路２の判別結果は「プログラミングメモリ領域の
アドレスを指定している」であるのでＡＮＤゲー）Ｇｌ
により読出用バッファ４２が動作状態となって読出され
たデータがＰＲＯＭプログラマ５０へ伝達される。また
、アドレス信号ＡＤの上位２ビツトが“００°°以外の
ときは判別結果は「否」であるのでＡＮＤゲートＧ１．
Ｇ２により書込用バッファ４１及び読出用バッファ４２
は出力インピーダンスが高インピーダンスとなると共に
非動作状態となり、かつＡＮＤゲートＧ３によりデータ
用バッファ４３が動作してＰＲＯＭＩの消去状態のデー
タ値、例えば“０″がＰＲＯＭプログラマ５０へ伝達さ
れる。従ってブランクチエ（ツクは問題なく行なわれる
。
の上位２ビツトが“００″のときには読出制御信号ＲＤ
によりＰＲＯＭＩのプログラミングメモリ領域１１から
消去状態のデータが読出され、このときプログラミング
判別回路２の判別結果は「プログラミングメモリ領域の
アドレスを指定している」であるのでＡＮＤゲー）Ｇｌ
により読出用バッファ４２が動作状態となって読出され
たデータがＰＲＯＭプログラマ５０へ伝達される。また
、アドレス信号ＡＤの上位２ビツトが“００°°以外の
ときは判別結果は「否」であるのでＡＮＤゲートＧ１．
Ｇ２により書込用バッファ４１及び読出用バッファ４２
は出力インピーダンスが高インピーダンスとなると共に
非動作状態となり、かつＡＮＤゲートＧ３によりデータ
用バッファ４３が動作してＰＲＯＭＩの消去状態のデー
タ値、例えば“０″がＰＲＯＭプログラマ５０へ伝達さ
れる。従ってブランクチエ（ツクは問題なく行なわれる
。
次に、プログラミングする場合、アドレス信号ＡＤの上
位２ビツトが“００°′のときには判定結果は「プログ
ラミングメモリ領域のアドレスを指定している」である
ので、この判定結果と書込制御信号ＷＴとに従ってＡＮ
ＤゲートＧ２により書込用バッファ４１が動作状態とな
ってプログラマ空間５１＾のデータＤ Ｔ ＡがＰＲＯ
ＭＩのプログラミングメモリ領域１１に書込まれる。ア
ドレス信号ＡＤの上位２ビツトが“°００″°以外のと
きは判別結果は「否」であるのでアンドゲートＧ２によ
り書込用バッファ４１は非動作状態となってプログラマ
空間５１Ｂ〜５１ａのデータＤ Ｔ ｕ ” Ｄ↑Ｄは
遮断されかつＰＲＯＭＩへのデータの書込みは禁止され
る。即ちプログラマ空間５１ａ〜５１ｏのデータによる
プログラミングメモリ領域１１のデータの破壊はなくな
る。
位２ビツトが“００°′のときには判定結果は「プログ
ラミングメモリ領域のアドレスを指定している」である
ので、この判定結果と書込制御信号ＷＴとに従ってＡＮ
ＤゲートＧ２により書込用バッファ４１が動作状態とな
ってプログラマ空間５１＾のデータＤ Ｔ ＡがＰＲＯ
ＭＩのプログラミングメモリ領域１１に書込まれる。ア
ドレス信号ＡＤの上位２ビツトが“°００″°以外のと
きは判別結果は「否」であるのでアンドゲートＧ２によ
り書込用バッファ４１は非動作状態となってプログラマ
空間５１Ｂ〜５１ａのデータＤ Ｔ ｕ ” Ｄ↑Ｄは
遮断されかつＰＲＯＭＩへのデータの書込みは禁止され
る。即ちプログラマ空間５１ａ〜５１ｏのデータによる
プログラミングメモリ領域１１のデータの破壊はなくな
る。
次に、ベリファイする場合は、ブランクチエツク時と同
様の動作により、アドレス信号ＡＤの上位２ビツトが“
００′°のときにはプログラミングメモリ領域１１から
データが読出され、上位２ビツトが“００°゛以外のと
きはＰＲＯＭＩの消去状態のデータ値°゛Ｏ°″がＰＲ
ＯＭプログラマ５０へ伝達されるので、ＰＲＯＭプログ
ラマのプログラマ空間５１８〜５１ｏのデータを“Ｏ″
°にしておくことによりベリファイも問題なく行うこと
ができる。
様の動作により、アドレス信号ＡＤの上位２ビツトが“
００′°のときにはプログラミングメモリ領域１１から
データが読出され、上位２ビツトが“００°゛以外のと
きはＰＲＯＭＩの消去状態のデータ値°゛Ｏ°″がＰＲ
ＯＭプログラマ５０へ伝達されるので、ＰＲＯＭプログ
ラマのプログラマ空間５１８〜５１ｏのデータを“Ｏ″
°にしておくことによりベリファイも問題なく行うこと
ができる。
第３図は、本発明の第２の実施例を示す回路図である。
この実施例は、ＰＲＯＭプログラマ５０のプログラマ空
間の半分をＰＲＯＭＩのプログラミングメモリ領域とし
、ＰＲＯＭＩの消去状態のデータ値を“°１″としたと
きの例であり、従って、プログラミング判別回路２Ａは
アドレス信号ＡＤの最上位ビットの“Ｉ Ｉ １１．“
０″を判別すればよいのでインバータ２２だけとなり、
データバス制御部４ＡのＰＲＯＭＩの消去状態のデータ
値設定用の回路は、プルアップ回路４４により高出力イ
ンピーダンスになった読出用バッファ４２の出力端をプ
ルアップするようにすればよい。
間の半分をＰＲＯＭＩのプログラミングメモリ領域とし
、ＰＲＯＭＩの消去状態のデータ値を“°１″としたと
きの例であり、従って、プログラミング判別回路２Ａは
アドレス信号ＡＤの最上位ビットの“Ｉ Ｉ １１．“
０″を判別すればよいのでインバータ２２だけとなり、
データバス制御部４ＡのＰＲＯＭＩの消去状態のデータ
値設定用の回路は、プルアップ回路４４により高出力イ
ンピーダンスになった読出用バッファ４２の出力端をプ
ルアップするようにすればよい。
このようにプログラミング判別回路２Ａ及びデータバス
制御部４Ａが単純化されるほか、論理制御部３Ａも単純
化される。
制御部４Ａが単純化されるほか、論理制御部３Ａも単純
化される。
なお、これら実施例において、プログラミングメモリ領
域をプログラマ空間の上位側１／４゜１／２とした場合
について説明したが、プログラマ空間に対応するメモリ
領域であればどこに割当てられても本発明は適用できる
。
域をプログラマ空間の上位側１／４゜１／２とした場合
について説明したが、プログラマ空間に対応するメモリ
領域であればどこに割当てられても本発明は適用できる
。
〔発明の効果〕
以上説明したように本発明は、ＰＲＯＭプログラマから
のアドレス信号が、プログラミングメモリ領域のアドレ
スを指定しているか否かを判別し、この判別結果により
ＰＲＯＭプログラマ・ＰＲＯＭ間のデータバスの開閉及
び「否」のときのデータ値を設定する構成とすることに
より、ＰＲＯＭプログラマのプログラマ空間に対しＰＲ
ＯＭのプログラミングメモリ領域が狭い場合でも正しく
データが書込まれ、かつ書込まれたデータが破壊される
ことなく、またベリファイも正常に行うことができる効
果がある。
のアドレス信号が、プログラミングメモリ領域のアドレ
スを指定しているか否かを判別し、この判別結果により
ＰＲＯＭプログラマ・ＰＲＯＭ間のデータバスの開閉及
び「否」のときのデータ値を設定する構成とすることに
より、ＰＲＯＭプログラマのプログラマ空間に対しＰＲ
ＯＭのプログラミングメモリ領域が狭い場合でも正しく
データが書込まれ、かつ書込まれたデータが破壊される
ことなく、またベリファイも正常に行うことができる効
果がある。
第１図は本発明の第一の実施例を示す回路図、第２図は
第１図に示された実施の動作を説明するためのＰＲＯＭ
プログラマのプログラマ空間とＰＲＯＭのメモリ領域と
を対比して示したメモリ対応図、第３図は本発明の第２
の実施例を示す回路図、第４図は従来のＰＲＯＭ内蔵デ
バイスの一例を示すＰＲＯＭプログラマとの接続を含む
ブロック図、第５図は従来のＰＲＯＭ内蔵デバイスの動
作を説明するためのＰＲＯＭプログラマのプログラマ空
間とＰＲＯＭのメモリ領域とを対比して示したメモリ対
応図である。 １・・・ＰＲＯＭ、２，２＾・・・プログラミング判別
回路、３，３Ａ・・・論理制御部、４，４＾・・・デー
タバス制御部、１０．１０Ａ、ＩｏＢ・・・Ｆ’ＲＯＭ
内蔵デバイス、１１・・・プログラミングメモリ領域、
１２Ａ〜１２ｃ・・・イメージメモリ領域、２１・・・
デコーダ、２２・・・インバータ、４１・・・書込用バ
ッファ、４２・・・読出用バッファ、４３・・・データ
用バッファ、４４・・・プルアップ回路、５０・・・Ｐ
ＲＯＭプログラマ、５１Ａ〜５１ｏ・・・プログラマ空
間、Ｇ、〜Ｇ３・・・ＡＮＤゲート。 第 １ 叉 第 Ｊ 圏
第１図に示された実施の動作を説明するためのＰＲＯＭ
プログラマのプログラマ空間とＰＲＯＭのメモリ領域と
を対比して示したメモリ対応図、第３図は本発明の第２
の実施例を示す回路図、第４図は従来のＰＲＯＭ内蔵デ
バイスの一例を示すＰＲＯＭプログラマとの接続を含む
ブロック図、第５図は従来のＰＲＯＭ内蔵デバイスの動
作を説明するためのＰＲＯＭプログラマのプログラマ空
間とＰＲＯＭのメモリ領域とを対比して示したメモリ対
応図である。 １・・・ＰＲＯＭ、２，２＾・・・プログラミング判別
回路、３，３Ａ・・・論理制御部、４，４＾・・・デー
タバス制御部、１０．１０Ａ、ＩｏＢ・・・Ｆ’ＲＯＭ
内蔵デバイス、１１・・・プログラミングメモリ領域、
１２Ａ〜１２ｃ・・・イメージメモリ領域、２１・・・
デコーダ、２２・・・インバータ、４１・・・書込用バ
ッファ、４２・・・読出用バッファ、４３・・・データ
用バッファ、４４・・・プルアップ回路、５０・・・Ｐ
ＲＯＭプログラマ、５１Ａ〜５１ｏ・・・プログラマ空
間、Ｇ、〜Ｇ３・・・ＡＮＤゲート。 第 １ 叉 第 Ｊ 圏
Claims (1)
- ＰＲＯＭプログラマからのアドレス信号により指定され
るアドレスのうちでこのＰＲＯＭプログラマによりプロ
グラミングされるメモリ領域とプログラミングされない
メモリ領域とを備え、前記ＰＲＯＭプログラマからの書
込制御信号及び読出制御信号に応じてデータの書込み、
読出しをするＰＲＯＭと、前記アドレス信号を入力しこ
のアドレス信号が前記ＰＲＯＭプログラマによりプログ
ラミングされるメモリ領域のアドレスを指定しているか
否かを判別するプログラミング判別回路と、３ステート
の書込用バッファ回路及び読出用バッファ回路とを備え
、前記プログラミング判別回路の判別結果がプログラミ
ングされるメモリ領域のアドレスを指定していると出、
かつ前記ＰＲＯＭプログラマから書込制御信号及び読出
制御信号のうちの一方が入力されたとき対応する前記書
込用バッファ回路又は読出用バッファ回路を動作状態と
し、前記プログラミング判別回路の判別結果が否と出た
とき前記書込用バッファ回路及び読出用バッファ回路の
出力インピーダンスを高インピーダンスにして非動作状
態とすると共に少なくとも前記読出制御信号が入力され
ているとき前記ＰＲＯＭの消去状態のデータ値を出力す
るデータバス制御部と、前記ＰＲＯＭプログラマからの
書込制御信号及び読出制御信号と前記プログラミング判
別回路からの判別結果とに従って前記ＰＲＯＭ及びデー
タバス制御部の動作を制御する論理制御部とを有するこ
とを特徴とするＰＲＯＭ内蔵デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157341A JPH027298A (ja) | 1988-06-24 | 1988-06-24 | Ｐｒｏｍ内蔵デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63157341A JPH027298A (ja) | 1988-06-24 | 1988-06-24 | Ｐｒｏｍ内蔵デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027298A true JPH027298A (ja) | 1990-01-11 |
Family
ID=15647569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63157341A Pending JPH027298A (ja) | 1988-06-24 | 1988-06-24 | Ｐｒｏｍ内蔵デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027298A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5333292A (en) * | 1990-07-13 | 1994-07-26 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer for selectively accessing non-volatile memory and other storage unit in response to allocated address inputs |
| JP2009032322A (ja) * | 2007-07-26 | 2009-02-12 | Pa Net Gijutsu Kenkyusho:Kk | プログラマブルｒｏｍの記憶内容検査方法およびプログラマブルｒｏｍの記憶内容検査システム |
-
1988
- 1988-06-24 JP JP63157341A patent/JPH027298A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5333292A (en) * | 1990-07-13 | 1994-07-26 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer for selectively accessing non-volatile memory and other storage unit in response to allocated address inputs |
| JP2009032322A (ja) * | 2007-07-26 | 2009-02-12 | Pa Net Gijutsu Kenkyusho:Kk | プログラマブルｒｏｍの記憶内容検査方法およびプログラマブルｒｏｍの記憶内容検査システム |
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