JPH01109746A - Ｃｍｏｓゲートアレイ - Google Patents
ＣｍｏｓゲートアレイInfo
- Publication number
- JPH01109746A JPH01109746A JP62268426A JP26842687A JPH01109746A JP H01109746 A JPH01109746 A JP H01109746A JP 62268426 A JP62268426 A JP 62268426A JP 26842687 A JP26842687 A JP 26842687A JP H01109746 A JPH01109746 A JP H01109746A
- Authority
- JP
- Japan
- Prior art keywords
- layer wiring
- channel
- input
- output device
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この全量ｔｉｔ ０Ｍ０Ｓゲートアレイ、特〈その入出
力装置の構造に関するものである。
力装置の構造に関するものである。
第５図（、）は従来の入出力装置の構造の一例を表わす
モ面図を示す。
モ面図を示す。
とのものｄ、０ＭＯ８）ランジスタからなるバッファ（
１）に隣接するパッド部（２）から構成されている。
１）に隣接するパッド部（２）から構成されている。
ここで（３）ＲＯＭＯＢバッファのＮチャネルトランジ
スタに負の電荷を供給する第２層配線である。まり、（
４）ｔ！−０Ｍ０Ｉ３ バッファのＰチャネルトランジ
スタに正の電荷を供給する第２層配線である０次に、第
５図（１３）は前記第５図（ａ）の入力装置を出力装置
として構成した断面図を示す。
スタに負の電荷を供給する第２層配線である。まり、（
４）ｔ！−０Ｍ０Ｉ３ バッファのＰチャネルトランジ
スタに正の電荷を供給する第２層配線である０次に、第
５図（１３）は前記第５図（ａ）の入力装置を出力装置
として構成した断面図を示す。
このものは、シリコン基板（５）、上にＮチャネルソー
ス（６）、Ｎチャネルゲート（７）、Ｎチャネルドレイ
ン（８）、Ｐチャネルドレイン（９）、Ｐチャネルンー
スα（１，ＰチャネルドレインαＵを形成する。その後
、Ｎチャネルソース（６）は、第１＃配線を介して負の
電荷を供給する第２層配線（３）と接続している。Ｐチ
ャネルソースαＯは第Ｘ＋−配線を介して正の電荷を供
給する第２層配線（４）と接線して−る。Ｎチャネルド
レイン（８）とＰチャネルドレイン（９）ハ第１＃配線
で接続され第２層配線を介してバット部（２）と接続さ
れている。この接続によシ出力パッ７７！１）を形成す
る。
ス（６）、Ｎチャネルゲート（７）、Ｎチャネルドレイ
ン（８）、Ｐチャネルドレイン（９）、Ｐチャネルンー
スα（１，ＰチャネルドレインαＵを形成する。その後
、Ｎチャネルソース（６）は、第１＃配線を介して負の
電荷を供給する第２層配線（３）と接続している。Ｐチ
ャネルソースαＯは第Ｘ＋−配線を介して正の電荷を供
給する第２層配線（４）と接線して−る。Ｎチャネルド
レイン（８）とＰチャネルドレイン（９）ハ第１＃配線
で接続され第２層配線を介してバット部（２）と接続さ
れている。この接続によシ出力パッ７７！１）を形成す
る。
第５図（Ｑ）は上記第５図（ａ）の入出力装置を入力装
置として構成した断面図を示す。
置として構成した断面図を示す。
これは前記第５図（ｂ）の＠１層配線でＮチャネルドレ
イン（８）とＰチャネルドレイン（９）を接線していた
代わシに第１層配線でＮチャネルゲート（７）とＰチャ
ネルゲートα０を接続することによシ入力装置を形成す
る。
イン（８）とＰチャネルドレイン（９）を接線していた
代わシに第１層配線でＮチャネルゲート（７）とＰチャ
ネルゲートα０を接続することによシ入力装置を形成す
る。
また、入出力装置は前記第５図（ｂ）と第５図（ｅ）の
バット部（２）に接続される第１層配線を接続すること
で実現できる。
バット部（２）に接続される第１層配線を接続すること
で実現できる。
従来の入出力装置は以上のようＶｃＩＩｌ成されていた
ので、自由に電源ピン、グランドビンを指定することが
〒きず、それを実現するためには図形データを作業者の
手により改定しな汁ねばいけな＾などの問題点があった
。
ので、自由に電源ピン、グランドビンを指定することが
〒きず、それを実現するためには図形データを作業者の
手により改定しな汁ねばいけな＾などの問題点があった
。
また、隣接する出カバソファを接続することでより大き
な出力電流を得ようとした時、インピーダンスを低くす
るため、電源、グランドパッドの近くに出力装置を置く
必要があるなどの問題点もあった。
な出力電流を得ようとした時、インピーダンスを低くす
るため、電源、グランドパッドの近くに出力装置を置く
必要があるなどの問題点もあった。
との発明は上記のような問題点を解消するためになされ
た本ので、自由に電源ビン、グランドピンを指定できる
とともに従来の機能もそのまま実現でき、さらに出力装
置同士を接続すると同時に？［源又はグランド供給パッ
ドを形成する入出力装置を得ることを目的とする。
た本ので、自由に電源ビン、グランドピンを指定できる
とともに従来の機能もそのまま実現でき、さらに出力装
置同士を接続すると同時に？［源又はグランド供給パッ
ドを形成する入出力装置を得ることを目的とする。
この発明に係る入出力装置はバット部をバッファ部を構
成するＮチャネルトランジスタとＰチャネルトランジス
タの間に形成するようにしたものである。
成するＮチャネルトランジスタとＰチャネルトランジス
タの間に形成するようにしたものである。
この発明における入出力装置は第１Ｆ曽、第２／ｉ配線
により、入出力用装置、電源用装置、グランド用装置を
、容易に形成するものである。
により、入出力用装置、電源用装置、グランド用装置を
、容易に形成するものである。
以下、この発明の一実施例を図につハて説明する。
第１図（ａ） Ｉ−ｔこの発明の一実施例による入出力
装置を、電源用装置とした時のモ面図を示し、第１図（
１））はその断面構造を示す。
装置を、電源用装置とした時のモ面図を示し、第１図（
１））はその断面構造を示す。
第１図（ｂ）に示すように電源用装置はシリコン基板（
５）上にＮチャネルソース（６）、Ｎチャネルケート（
７）、Ｎチャネルドレイン（８）で形成されるＮチャネ
ルトランジスタと、Ｐチャネルドレイン（９）、１’チ
ヤネルゲー） ｔｌｄ％ＰチャネルソースＩで形成され
るＰチャネルトランジスタを形成する。
５）上にＮチャネルソース（６）、Ｎチャネルケート（
７）、Ｎチャネルドレイン（８）で形成されるＮチャネ
ルトランジスタと、Ｐチャネルドレイン（９）、１’チ
ヤネルゲー） ｔｌｄ％ＰチャネルソースＩで形成され
るＰチャネルトランジスタを形成する。
この後、Ｎチャネルソース（６） 、 Ｎチャネルゲー
ト（７）を第１層配線を介して負の電荷を供給する第２
＃ｌ！！Ｉ’ｉ３線と接続する０これによｐＨチャネル
トランジスタを０ＩＦＢ’トランージスタとする。
ト（７）を第１層配線を介して負の電荷を供給する第２
＃ｌ！！Ｉ’ｉ３線と接続する０これによｐＨチャネル
トランジスタを０ＩＦＢ’トランージスタとする。
次に、ＰチャネルゲートαＯとＰチャネルドレインα力
を、第１層配線を介して正の電荷を供給する第２層配線
と接続する。同様に、ＰチャネルトランジスタをＯＦＦ
′トランジスタとするＯさらに、正の電荷を供給する第
２＃配置１１１（４）とバット部の第２層配線（２）を
接続することくより、電源用パッドを形成する。
を、第１層配線を介して正の電荷を供給する第２層配線
と接続する。同様に、ＰチャネルトランジスタをＯＦＦ
′トランジスタとするＯさらに、正の電荷を供給する第
２＃配置１１１（４）とバット部の第２層配線（２）を
接続することくより、電源用パッドを形成する。
次に、第２図（ａ）はこの発明の一実施例による入出力
装置をグランド用装置としたときのモ面図を示し、第２
図（ｂ） Ｈその断面構造を示す。
装置をグランド用装置としたときのモ面図を示し、第２
図（ｂ） Ｈその断面構造を示す。
図に示すように、上記電源用装置の正の電荷を供給する
第２層配線（５）とパッド部の第２層配線（２）を接続
する代シに、負の電荷を供給する第２／ｉ１配線（３）
とパッド部の第２層配線（２）を接続することによシ、
グランド用パッドを形成する。
第２層配線（５）とパッド部の第２層配線（２）を接続
する代シに、負の電荷を供給する第２／ｉ１配線（３）
とパッド部の第２層配線（２）を接続することによシ、
グランド用パッドを形成する。
次に、第３図（ａ）はこの発明の一実施例による入出力
装置を一方を出力装置、他方を電源用装置としたときの
千面図を示し、第３図（ｂ）は第３図（ａ）の上部、入
出力装置を電源用装置とした時の断面図を、第３図（０
）は第３図（ｂ）の下部、入出力装置を出力用装置とし
た時の断面図を各々示す。
装置を一方を出力装置、他方を電源用装置としたときの
千面図を示し、第３図（ｂ）は第３図（ａ）の上部、入
出力装置を電源用装置とした時の断面図を、第３図（０
）は第３図（ｂ）の下部、入出力装置を出力用装置とし
た時の断面図を各々示す。
第３図（１））は、バット部（２）を正電荷を供給する
第２層配線と接続し電源用装置としたものである。
第２層配線と接続し電源用装置としたものである。
しかしながらＮチャネルドレイン（８）とＰチャネルド
レイン（９）を第１層配線によ多接続し、Ｎチャネルゲ
ート（７）とＰチャネルゲートαＯも第１層配線により
接続することによシ、電源用装置を形成し、しかも、第
１層配線によシ、出力用装置をも同一装置内に形成でき
る。
レイン（９）を第１層配線によ多接続し、Ｎチャネルゲ
ート（７）とＰチャネルゲートαＯも第１層配線により
接続することによシ、電源用装置を形成し、しかも、第
１層配線によシ、出力用装置をも同一装置内に形成でき
る。
次に、第３図（ｃ） ｄ １１チヤネルドレイン（８）
トＩ’ チャネルドレイン（９）を第１層配線を介して
バット部（２）の第２層配線と接続することにより出力
装置を形成する。
トＩ’ チャネルドレイン（９）を第１層配線を介して
バット部（２）の第２層配線と接続することにより出力
装置を形成する。
この第３図（ｂ）の出力装置のＰ、Ｎチャネルドレイン
（９） 、 （８）を接続する第１層配線と、同様に形
成された第３図（ｅ）の第１Ｎ配線と接続することによ
シ最大出力電流の大きな出力装置を形成する。
（９） 、 （８）を接続する第１層配線と、同様に形
成された第３図（ｅ）の第１Ｎ配線と接続することによ
シ最大出力電流の大きな出力装置を形成する。
次に、第４図（ａ）はこの発明を使用して従来の機能を
実現した時の入出力装置の千面図を示し、第４図（ｂ）
は入出力装置を入力装置として、第４図（Ｃ）は出力装
置とした断面図を各々示す。
実現した時の入出力装置の千面図を示し、第４図（ｂ）
は入出力装置を入力装置として、第４図（Ｃ）は出力装
置とした断面図を各々示す。
第４図（ｂ）に示すように、Ｎチャネルトランジスタの
ゲート（７）とＰチャネルトランジスタのゲートαＯと
を、第１層配線によシ接続し、その第１Ｎ配線とバット
部の第２層配線（２）と接続することにより、従来の入
力装置と同等な機能を持つ入力装置を形成する。第４図
（ｃ） Ｖｉ前記第３図（ｃ）と同様な出力装置を形成
したものである。前記第３図（ｃ） ’ｒｉ隣接する出
力装置と第１層配線によシ接続されて＾たが、ここでは
−出力装置を形成したものである。゛さらに入出力装置
を入出力装置として同一装置上に形成するＩＣＨ１入力
用Ｎ、Ｐ）ランジスタのゲート（７） 、αＯと出力用
Ｎ 、Ｐ）ランジスタのドレイン［８１、＋９）を第１
層配線によ多形成することで実現できる。
ゲート（７）とＰチャネルトランジスタのゲートαＯと
を、第１層配線によシ接続し、その第１Ｎ配線とバット
部の第２層配線（２）と接続することにより、従来の入
力装置と同等な機能を持つ入力装置を形成する。第４図
（ｃ） Ｖｉ前記第３図（ｃ）と同様な出力装置を形成
したものである。前記第３図（ｃ） ’ｒｉ隣接する出
力装置と第１層配線によシ接続されて＾たが、ここでは
−出力装置を形成したものである。゛さらに入出力装置
を入出力装置として同一装置上に形成するＩＣＨ１入力
用Ｎ、Ｐ）ランジスタのゲート（７） 、αＯと出力用
Ｎ 、Ｐ）ランジスタのドレイン［８１、＋９）を第１
層配線によ多形成することで実現できる。
以上のようにこの発明によれば、バット部をバッファ上
に訛たので入出力装置を電源用又はグランド用としてバ
ット部を使用でき、また隣接するバッファをダブル出力
バッファとして使用する時、電源又はグランド供給バッ
トをも同時に備えることができるとともに同時に従来の
機能をも同様に得られる効果がある。
に訛たので入出力装置を電源用又はグランド用としてバ
ット部を使用でき、また隣接するバッファをダブル出力
バッファとして使用する時、電源又はグランド供給バッ
トをも同時に備えることができるとともに同時に従来の
機能をも同様に得られる効果がある。
第１図（、！Ｌ） 、 （ｂ）はこの発明の一実施例に
よる電源用装置の場合のモ面図および断面図、第２図（
ａ）。 （ｂ）はグランド用装置の場合のモ面図および断面図、
第３図（ａ）〜（Ｑ）は隣接する出力装置の場合のモ面
図。 断面図および断面図、第４図（ａ）〜（ｃ） ｔｆ入力
用及び出力用装置の場合の千面図、断面図および断面図
、第５図（ａ）〜（ｃ）は従来の入力及び出力用装置の
場合のモ面図、断面図および断面図である。 図にお匹で、（１）けバッファ部、（２）Ｖｉバット部
、（３） 、 （４） Ｖｉ第２層配線、（５） Ｆｉ
シリコン基板、（６）、αＤはソース、（７）、αｄは
ゲート、（８） 、 （９）セドレインである。 なお、図中、同一符号は同一、又は相当部分を示す。
よる電源用装置の場合のモ面図および断面図、第２図（
ａ）。 （ｂ）はグランド用装置の場合のモ面図および断面図、
第３図（ａ）〜（Ｑ）は隣接する出力装置の場合のモ面
図。 断面図および断面図、第４図（ａ）〜（ｃ） ｔｆ入力
用及び出力用装置の場合の千面図、断面図および断面図
、第５図（ａ）〜（ｃ）は従来の入力及び出力用装置の
場合のモ面図、断面図および断面図である。 図にお匹で、（１）けバッファ部、（２）Ｖｉバット部
、（３） 、 （４） Ｖｉ第２層配線、（５） Ｆｉ
シリコン基板、（６）、αＤはソース、（７）、αｄは
ゲート、（８） 、 （９）セドレインである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）パッドの位置が入出力バッファを構成するＰチャ
ネルトランジスタ領域とＮチャネルトランジスタ領域の
中央にあり、Ｐチャネルトランジスタ上に電源配線、Ｎ
チャネルトランジスタ上にグランド配線があることを特
徴とするＣＭＯＳゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268426A JPH01109746A (ja) | 1987-10-22 | 1987-10-22 | Ｃｍｏｓゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268426A JPH01109746A (ja) | 1987-10-22 | 1987-10-22 | Ｃｍｏｓゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109746A true JPH01109746A (ja) | 1989-04-26 |
Family
ID=17458322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268426A Pending JPH01109746A (ja) | 1987-10-22 | 1987-10-22 | Ｃｍｏｓゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109746A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179444U (ja) * | 1988-06-09 | 1989-12-22 | ||
| US6781238B2 (en) | 2000-04-03 | 2004-08-24 | Nec Corporation | Semiconductor device and method of fabricating the same |
-
1987
- 1987-10-22 JP JP62268426A patent/JPH01109746A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179444U (ja) * | 1988-06-09 | 1989-12-22 | ||
| US6781238B2 (en) | 2000-04-03 | 2004-08-24 | Nec Corporation | Semiconductor device and method of fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4868705A (en) | Insulated-gate semicustom integrated circuit | |
| US4808844A (en) | Semiconductor device | |
| JPS6074644A (ja) | Ｃｍｏｓゲ−トアレ− | |
| JPH0435224A (ja) | 半導体装置 | |
| JP3181000B2 (ja) | 半導体集積回路装置 | |
| JPS5937585B2 (ja) | 相補性ｍｉｓ論理回路 | |
| JPH0122736B2 (ja) | ||
| JPS5992538A (ja) | デイジタル半導体集積回路装置 | |
| JP2900555B2 (ja) | 半導体集積回路 | |
| JPH0415860U (ja) | ||
| JPS55146965A (en) | Output buffer circuit in cmos integrated circuit | |
| JPH0396117A (ja) | 半導体装置 | |
| JPH0666430B2 (ja) | 電圧逓倍用半導体回路装置 | |
| JPS62195922A (ja) | 半導体集積回路装置 | |
| CN2289349Y (zh) | 浮式传输门 | |
| JPH02290042A (ja) | 半導体集積回路 | |
| JPH06310691A (ja) | 半導体装置 | |
| JPS5992868U (ja) | デジタル集積回路 | |
| JPH0722516A (ja) | 半導体集積回路装置 | |
| JPS60179042U (ja) | ゲ−トアレイ半導体装置 | |
| JPS5892253A (ja) | 半導体記憶装置 | |
| JPS63111026U (ja) | ||
| JPS637013A (ja) | Ｍｏｓヒステリシス回路 | |
| JPH0268457U (ja) | ||
| JPH02126670A (ja) | Ｍ□ｕｏｓ型半導体装置 |