JPH0415860U - - Google Patents

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JPH0415860U
JPH0415860U JP5665590U JP5665590U JPH0415860U JP H0415860 U JPH0415860 U JP H0415860U JP 5665590 U JP5665590 U JP 5665590U JP 5665590 U JP5665590 U JP 5665590U JP H0415860 U JPH0415860 U JP H0415860U
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JP
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transistor
oxide film
semiconductor
region
circuit
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JP5665590U
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【図面の簡単な説明】
第１図は、本考案の半導体装置の平面図、第２
図は第１図の要部斜視図、第３図は出力バツフア
ー回路を示す図、第４図は従来の半導体装置の平
面図、第５図は第４図の要部斜視図である。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 直列接続された第１のトランジスタおよび
    第２のトランジスタが第１の電源と第２の電源間
    に設けられ、この第１のトランジスタと第２のト
    ランジスタの接続点から出力する回路を有する半
    導体装置であつて、 前記第１のトランジスタおよび前記第２のトラ
    ンジスタのゲートは半導体基板内に形成されたＬ
    ＯＣＯＳ酸化膜上からこのＬＯＣＯＳ酸化膜で囲
    まれた素子領域へ延在され、且つこの素子領域で
    曲折されて設けられ、 前記素子領域と前記ＬＯＣＯＳ酸化膜の境界お
    よびその近傍を含んだ領域と前記曲折領域に形成
    されたゲートを他のゲートよりも太く形成する事
    を特徴とした半導体装置。 (2) 前記回路は出力バツフアー回路である事を
    特徴とした請求項第１項記載の半導体装置。 (3) 複数のチツプ、ＣＰＵ、デコーダおよびこ
    れらをつなぐ信号線とがあり、前記ＣＰＵからデ
    コーダを介して入力される信号により、前記複数
    の半導体チツプの中の１つが選択され、この選択
    された半導体チツプの出力信号が前記ＣＰＵに入
    力されて処理される回路の中で、 前記半導体チツプは、このチツプの周辺に出力
    バツフアー回路を有し、このバツフアー回路の先
    端に取りつけられたトランジスタは、半導体基板
    内に形成されたＬＯＣＯＳ酸化膜に囲まれた素子
    領域内に形成され、 前記トランジスタのゲートは、リーク電流を防
    ぐために、ＬＯＣＯＳ酸化膜と素子領域の境界お
    よびその近傍や曲折領域のみ太く形成される事を
    特徴とした半導体装置。
JP5665590U 1990-05-30 1990-05-30 Pending JPH0415860U (ja)

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JPH0415860U true JPH0415860U (ja) 1992-02-07

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ID=31580671

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JP5665590U Pending JPH0415860U (ja) 1990-05-30 1990-05-30

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JP (1) JPH0415860U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118176A (ja) * 2000-10-05 2002-04-19 Nec Corp 半導体装置

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* Cited by examiner, † Cited by third party
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