JPH01111237A

JPH01111237A - デバッグ装置

Info

Publication number: JPH01111237A
Application number: JP62268805A
Authority: JP
Inventors: Yasuyuki Oguma; 小熊　康之
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1987-10-23
Filing date: 1987-10-23
Publication date: 1989-04-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、マイクロプロセッサを応用した被試験システ
ムに接続してプログラムをデバッグするデバッグ装置に
関する。

（従来の技術）第２図に従来のデバッグ装置のブロック図を示す。従来
のデバッグ装置について図面を用いて説明する。

被試験システム３０が実用に供されるとき、マイクロプ
ロセッサ３１は被試験システム内に搭載され、記憶装置
３２に記憶されているプログラムを実行する。一般に、
プログラムの創成後そのプログラムをデバッグをする必
要がある。デバッグ時には、本来被試験システム３０に
用いられるマイクロプロセッサ３１を代行マイクロプロ
セッサ２１に置き換えて記憶装置３２に記憶されている
プログラムを実行させる。

代行マイクロプロセッサ２１の制御信号、データ及びア
ドレスは、第１のバッファ２２及びバスＳを介して被試
験システム３０の、本来マイクロプロセッサ３１が搭載
されるべきＣＰＵソケットに接続されている。

ブレークポイント検出回路２３内のレジスタには、ブレ
ークポイント情報ｔが記憶されている。

代行マイクロプロセッサ２１は、記憶１装置３２の命令
を順次読出してそれを実行する。バスＳの内容とブレー
クポイント情報ｔとが一致したとき、ブレークポイント
検出回路２３は代行マイクロプロセッサ２１に割込信号
Ｕを送出する。ブレーク状態検出回路２４は、割込信号
Ｕによって代行マイクロプロセッサ２１が割込処理に移
行した時点を検出し、システムがブレーク中であること
を表わすブレーク状態信号Ｖを発生する。このブレーク
状態信号Ｖはインバータ２５を介して第１のバッファ２
２をオフにする。一方このブレーク状態信号Ｖは第２の
バッファ２６をオンにする。第２のバッファ２６がオン
になると、バスＳは第２のバッファ２６を介してモニタ
プログラム記憶装置２７に接続され、代行マイクロプロ
セッサ２１はモニタプログラム記憶装置２７に記憶され
ている別のプログラムの実行を開始する。以上でブレー
ク処理が終了する。

引き続いて再度記憶装置３２に記憶されたプログラムを
実行する場合、モニタプログラム制御情報Ｗがモニタプ
ログラム記憶装置２７に記憶される。モニタプログラム
記憶装置２７は、モニタプログラム制御情報Ｗに基づい
て、記憶装置３２に記憶されているプログラムを実行す
る状態に移行させる命令を代行マイクロプロセッサ２１
に送出する。ブレーク状態検出回路２４は、記憶装置３
２に記憶されているプログラムを実行する状態に移行し
たことを検出し、ブレーク状態信号Ｖを反転させる。こ
の反転したブレーク状態信号Ｖは、第１のバッファ２２
をオンにし、さらに第２のバッファ２６をオフにする。

この状態で、装置は記憶装置３２に記憶されているプロ
グラムの実行を開始する。

（発明が解決しようとする問題点）しかし、このようなデバッグ装置では次のような問題点
があった。

（イ）代行マイクロプロセッサ２１と記憶装置３２の間
を第１のバッファ２２を介してケーブルで接続しなけれ
ばならず、信号の伝送時に波形歪が生じ実行速度を上げ
ることができなかった。

（ロ）上記バッファが介在しているため、バッファによ
る信号の伝播遅延が生じ、実行速度を上げることができ
なかった。

（ハ）マイクロプロセッサの実行速度を決定するクロッ
クは、最近ますます高速化しておりそのような高速クロ
ックの下ではプログラムのリアルタイムでの実行ができ
なかった。

（ニ）上記（ハ）の問題点のために、クロック速度を下
げるこも提案されるであろうが、その場合被試験システ
ムを実用に供される状態で試験したことにはならない。

（ホ）マイクロプロセッサ３１の品種が変わるごとにデ
バッグ装置を構成する各要素も変えなければならずデバ
ッグ装置の開発に多大の時間を要していた。

（へ）被試験システムのデバッグをするデバッグ装置の
需要者は、マイクロプロセッサの品種が変わるごとにデ
バッグ装置を買い換えなければならなかった。

（問題点を解決するための手段）この発明は、これらの問題点を解決するためになされた
もので、被試験システムにマイクロプロセッサを搭載し
たままで、被試験システムを実用に供される状態でデバ
ッグすることを可能にした。

被試験システムのマイクロプロセッサをデバッグ装置の
代行マイクロプロセッサに置き替える代わりに、被試験
システムのＲＯＭを取り外し第１及び第２の代行記憶装
置を接続した。第１の代行記憶装置内に、ブレーク状態
を維持させるブレーク処理手段と、第２の代行記憶装置
に記憶されている制御情報に応じて所望の条件でブレー
ク処理を起動させるトリガ情報をマイクロプロセッサに
書き込むブレーク条件設定手段と、第２の代行記憶装置
に記憶されている制御情報に応じてブレーク処理から被
デバッグプログラムに復帰する復帰手段とを設けること
によって、従来と同様のデバッグ機能を有し、かつ高速
なリアルタイム実行をも実現した。

また、本発明によるデバッグ装置は、ＲＯＭの代行を行
なうのみとし、マイクロプロセッサ毎の対応は、ブレー
ク処理手段、ブレーク条件設定手段および復帰手段を書
き替えるのみでどの様なマイクロプロセッサを用いた被
試験システムにでも容易に接続することができるように
した。

（実施例）第１図に本発明による実施例のブロック図を示す。図面
に示した実施例について、この発明を具体的に説明する
。第１図において、被試験システム３０は、マイクロプ
ロセッサ３１、記憶装置３２、ＲＯＭ回路３３、ＲＯＭ
制御回路３５によって構成されている。第１の代行記憶
装置１と第２の代行記憶装置２は、被試験システム３０
のＲＯＭ回路３３の代行を受は持つもので、コネクタ３
４を介してＲＯＭ制御回路３５に接続され、アドレス信
号ａ、制御信号ｂ１　データ信号Ｃが授受されている。

第２の代行記憶装置２は制御情報書込回路３によって制
御情報ｄが書き込まれる様に接続されている。

この様に構成されたデバッグ装置の動作を説明する。ブ
レーク条件設定手段１２は、制御情報書込回路３によっ
て、第２の代行記憶装置２に書き込まれた制御情報を解
釈し、ブレーク処理が起動される様にトリガ情報をマイ
クロプロセッサ３１内にあるブレークレジスタに書き込
む。

復帰手段１３は、特定の命令をマイクロプロセッサ３１
に出力することによって、マイクロプロセッサ３１をブ
レーク状態から被デバッグプログラムの実行状態に復帰
させる。

ブレーク処理手段１１は、ブレークレジスタに書き込ま
れているトリガ情報に従ってマイクロプロセッサ３１が
ブレーク状態に移行した時起動され、ブレーク状態を維
持し、かつ制御情報書込回路３によって、第２の代行記
憶装置２に書き込まれた制御情報を解釈し、その制御情
報が復帰指令もしくは、ブレーク条件であるならばそれ
ぞれ復帰手段、ブレーク条件設定手段を起動する。

（発明の効果）以上述べたようにこの発明によれば、被試験システムの
マイクロプロセッサをデバッグ装置の代行マイクロプロ
セッサに置き替える代わりに、被試験システムのＲＯＭ
を取り外し代行記憶装置を接続し、代行記憶装置内にブ
レーク処理手段、ブレーク条件設定手段及び復帰手段を
設けたので、（イ）信号の伝送時に波形歪や信号の伝播
遅延が生じないため、実行速度を上げることができる。

（ロ）マイクロプロセッサの実行速度を上げることがで
きるため、高速クロック下でもプログラムのリアルタイ
ムの実行ができ、かつ被試験システムが実用に供される
状態で試験できる。

（ハ）マイクロプロセッサの品種が変わった場合デバッ
グ装置を構成する要素の一部を容易に変更することがで
きるため、デバッグ装置の開発器゛間が短縮でき、さら
にデバッグ装置の需要者に不利益を与えることもない。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は従
来のデバッグ装置の例を示すブロック図である。図中の、ｌは第１の代行記憶装置、２は第２の代行記憶
装置、３は制御情報書込回路、１１はブレーク処理手段
、１２はブレーク条件設定手段、１３は復帰手段、３０
は被試験システム、３１はマイクロプロセッサ、３２は
記憶装置、３３はＲＯＭ回路、３４はコネクタ、３５は
ＲＯＭ制御回路、３６はバス、ａはアドレス信号、ｂは
制御信号、Ｃはデータ信号、ｄは制御情報である。特許出願人　　アンリツ株式会社代理人　弁理士　　小池　龍太部

Claims

【特許請求の範囲】

１．マイクロプロセッサ（３１）及びプログラムを記憶
するＲＯＭ回路（３３）を備えた、被試験システム（３
０）のプログラムをデバッグするデバッグ装置において
、前記ＲＯＭ回路からのアドレス信号（ａ）と制御信号（
ｂ）を受信し、該アドレス信号と該制御信号に応じてデ
ータ信号（ｃ）を前記被試験システムに代わって前記Ｒ
ＯＭ回路へ送出する第１の代行記憶装置（１）及び第２
の代行記憶装置（２）と；該第２の代行記憶装置に制御情報（ｄ）を書き込む制御
情報書込回路（３）と；前記第１の代行記憶装置内に、ブレーク状態を維持させ
るブレーク処理手段（１１）と、前記第２の代行記憶装
置に記憶されている制御情報に応じて所望の条件で前記
ブレーク処理を起動させるトリガ情報を前記マイクロプ
ロセッサに書き込むブレーク条件設定手段（１２）と、
前記第２の代行記憶装置に記憶されている制御情報に応
じてブレーク処理から被デバッグプログラムに復帰する
復帰手段（１３）とを設けたことを特徴とするデバッグ
装置。
２．前記ブレーク条件設定手段（１２）は、前記被試験
システムのプログラムの所望の命令を前記ブレーク処理
を起動する命令に書き換えるものであることを特徴とす
る特許請求の範囲第１項記載のデバッグ装置。