JPH01112285A - 低照度画像表示方法およびビデオデイスプレイ制御装置 - Google Patents
低照度画像表示方法およびビデオデイスプレイ制御装置Info
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- JPH01112285A JPH01112285A JP62226732A JP22673287A JPH01112285A JP H01112285 A JPH01112285 A JP H01112285A JP 62226732 A JP62226732 A JP 62226732A JP 22673287 A JP22673287 A JP 22673287A JP H01112285 A JPH01112285 A JP H01112285A
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- video
- screen
- digital signal
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/002—Intensity circuits
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/04—Maintaining the quality of display appearance
- G09G2320/043—Preventing or counteracting the effects of ageing
- G09G2320/046—Dealing with screen burn-in prevention or compensation of the effects thereof
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- Engineering & Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は視覚装置ｉｔＫ情報を表示する分野に関する。
詳細には、本発明は陰極線管のスクリーンの表示照度を
減少する装置に関する。
減少する装置に関する。
陰極線管（ＣＲＴ）を用いて視覚表示を与える典型的な
デイスプレースクリーンにおいて、スクリーン上の不変
画像はＣＲＴ内に焼き付きやすい。
デイスプレースクリーンにおいて、スクリーン上の不変
画像はＣＲＴ内に焼き付きやすい。
ＣＲＴスクリーンの裏面を打つ高強度ビームから生じる
ビデオ像はスクリーンの表面に画像を生じさせる。しか
し、この高強度ビームが長時間の間スクリーン」二に不
変パターンを与え続けると、その特定画像はスクリーン
上に永久的に焼き付いてしまう。焼き付き像はＣＲＴが
完全に作動していないときでもかなり目たつ。通常、こ
の問題はビデオ端末が長い時間の間装置されている（こ
の放置期間の量変化しない〕ときに生じる。
ビデオ像はスクリーンの表面に画像を生じさせる。しか
し、この高強度ビームが長時間の間スクリーン」二に不
変パターンを与え続けると、その特定画像はスクリーン
上に永久的に焼き付いてしまう。焼き付き像はＣＲＴが
完全に作動していないときでもかなり目たつ。通常、こ
の問題はビデオ端末が長い時間の間装置されている（こ
の放置期間の量変化しない〕ときに生じる。
ＣＲＴの焼付きを防止するために、種々の「スクリーン
七−バ」機能が従来技術においてビデオ端末で実現され
た。典型的なスクリーンセーバ機能は、キーボードのよ
うな対話装置を監視する回路で実現できる。所定の期間
、対話ないし使用が起らなければ、その回路はＣＲＴの
コントラスト制御と相互作用し、スクリーンの帰線消去
を行なう。このブランキング機能によってＣＲＴから高
強度ビデオ像が除去されるけれども、ビデオスクリーン
もまた空白（ブランク）に保たれる。スクリーンをブラ
ンクモードのま＼にしておくことは、スクリーンがオン
かオフを知らせるのが難かしいから都合が悪い。スクリ
ーンセーバ機能がいったん作動されると、他の従来の方
法では、ブランキングモードを続けないと、パターンを
一定のま＼に保つことができがかった。ここで、色は数
秒毎に変化するか、またはパターンがスクリーンをでた
らめに移動し、静止画像がスクリーンに残るのが防止さ
れる。
七−バ」機能が従来技術においてビデオ端末で実現され
た。典型的なスクリーンセーバ機能は、キーボードのよ
うな対話装置を監視する回路で実現できる。所定の期間
、対話ないし使用が起らなければ、その回路はＣＲＴの
コントラスト制御と相互作用し、スクリーンの帰線消去
を行なう。このブランキング機能によってＣＲＴから高
強度ビデオ像が除去されるけれども、ビデオスクリーン
もまた空白（ブランク）に保たれる。スクリーンをブラ
ンクモードのま＼にしておくことは、スクリーンがオン
かオフを知らせるのが難かしいから都合が悪い。スクリ
ーンセーバ機能がいったん作動されると、他の従来の方
法では、ブランキングモードを続けないと、パターンを
一定のま＼に保つことができがかった。ここで、色は数
秒毎に変化するか、またはパターンがスクリーンをでた
らめに移動し、静止画像がスクリーンに残るのが防止さ
れる。
そこで、ＣＲＴスクリーンに焼き付がない連続しかつ不
変のビデオパターンを与えるスクリーンセーバ機能が要
望される。
変のビデオパターンを与えるスクリーンセーバ機能が要
望される。
画像が長期間、不変のま＼で残されてもスクリーン上に
それが焼き付かないように、そのＣＲＴスクリーン上の
ビデオディスプレイを制御する装置を本発明は開示する
。本発明は、減少された輝度ディスプレイを端末に与え
る調光機能を刹するビデオ・ディジタル−アナログ変換
器を実現する。
それが焼き付かないように、そのＣＲＴスクリーン上の
ビデオディスプレイを制御する装置を本発明は開示する
。本発明は、減少された輝度ディスプレイを端末に与え
る調光機能を刹するビデオ・ディジタル−アナログ変換
器を実現する。
本発明によって、ソフトウェア制御の下にビデオディス
プレイのハードウェア調光、ブランキングが可能になる
。ゼロ充填による２ビツト分の右シフトによって、現存
する画像を大きく変化させないでスクリーンの輝度の７
５％程度が減少される。
プレイのハードウェア調光、ブランキングが可能になる
。ゼロ充填による２ビツト分の右シフトによって、現存
する画像を大きく変化させないでスクリーンの輝度の７
５％程度が減少される。
本発明の実施例はビデオディスプレイの画素の色を制御
するのに用いられる半導体装置に組込まれる。
するのに用いられる半導体装置に組込まれる。
本発明はビデオ端末においてスクリーンセーバ機能を与
える装置を開示する。以下の説明では、本発明の完全な
理解のために、特定のピントパターンや回路の繰返しを
用いることなど種々の詳細が示される。しかし、本発明
はこれらの詳細な点がなくとも実施できることは当業者
に明らかであろう。また、本発明が不必要に不明確にな
らないように、周知の装置および制御線は詳細には説明
していない。
える装置を開示する。以下の説明では、本発明の完全な
理解のために、特定のピントパターンや回路の繰返しを
用いることなど種々の詳細が示される。しかし、本発明
はこれらの詳細な点がなくとも実施できることは当業者
に明らかであろう。また、本発明が不必要に不明確にな
らないように、周知の装置および制御線は詳細には説明
していない。
第１図には、本発明を具体化した、３重の８ビツトビデ
オパレツト・ディジタル・アナログ変換器（ＤＡＣ）回
路が示されている。データバス１２はコントロールロジ
ック（制御論理装置）１１およびパレットアドレスレジ
スタ１３に接続されている。コントロールロジック１１
は、処理群制御線１８上の信号だけでなく、＠１５，１
６．１７上の信号も受信する。また、コントロールロジ
ック１１は線１４を介してパレットアドレスレジスタ１
３に制御信号を与え、線２３およびバス２４を介してパ
レット１９に制御信号を与える。コントロールロジック
１１はバイパス線３１を介してバイパスマルチプレクサ
（ＭＵＸ）３０に、Ｉｖ４１を介してデイム（調光）Ｍ
ＵＸ４０に、また線３６゜３７を介して遅延回路３５に
それぞれ接続されてイル。パレットアドレスレジスタ１
３はパレットアドレスデコーダ２６に接続され、そのデ
コーダ２６はパレット１９に接続されている。８ビツト
の画素情報（ＰｘＯ〜７）は線２７を介してパレットア
ドレスレジスタ１３およびデータＭＵＸ３２に結合され
る。さらに８ピツトの画り憶１４（ＰＸｓ〜１５）は線
２８を介してデータＭＵＸ３２に結合される。バイパス
ＭＵＸ３０はデータＭＵＸ３２の出力およびパレット１
９の出力を受け、これらの出力の一方をデイムＭＵＸ４
０に結合する。デイムＭＵＸ ４０は赤（Ｒ）デコーダ
４２．緑ＣＧ）デコーダ４３および青（Ｂ）デコーダ４
４に出力を与え、これらのデコーダ４２．４３および４
４の出力はツレツレ、Ｒ−ＤＡＣ５２，Ｇ−ＤＡＣ５３
およびＢ−ＤＡＣ５４に結合される。Ｒ−ＤＡＣ５２，
Ｇ−ＤＡＣ５３およびＢ −ＤＡＣ５４は遅延回路３５
からブランキング信号を受け、基準信号発生器３９がら
基準信号を受ける。遅延回路３５はまた、Ｇ−ＤＡＣ５
３に同期信号を与える。Ｒ８−３４３Ａ基準に一致した
Ｒ、Ｇ、Ｂアナログ信号がそれぞれＲ・ＤＡＣ５２、Ｇ
−ＤＡＣ５３オよびＢ −ＤＡＣ５４から出力される。
オパレツト・ディジタル・アナログ変換器（ＤＡＣ）回
路が示されている。データバス１２はコントロールロジ
ック（制御論理装置）１１およびパレットアドレスレジ
スタ１３に接続されている。コントロールロジック１１
は、処理群制御線１８上の信号だけでなく、＠１５，１
６．１７上の信号も受信する。また、コントロールロジ
ック１１は線１４を介してパレットアドレスレジスタ１
３に制御信号を与え、線２３およびバス２４を介してパ
レット１９に制御信号を与える。コントロールロジック
１１はバイパス線３１を介してバイパスマルチプレクサ
（ＭＵＸ）３０に、Ｉｖ４１を介してデイム（調光）Ｍ
ＵＸ４０に、また線３６゜３７を介して遅延回路３５に
それぞれ接続されてイル。パレットアドレスレジスタ１
３はパレットアドレスデコーダ２６に接続され、そのデ
コーダ２６はパレット１９に接続されている。８ビツト
の画素情報（ＰｘＯ〜７）は線２７を介してパレットア
ドレスレジスタ１３およびデータＭＵＸ３２に結合され
る。さらに８ピツトの画り憶１４（ＰＸｓ〜１５）は線
２８を介してデータＭＵＸ３２に結合される。バイパス
ＭＵＸ３０はデータＭＵＸ３２の出力およびパレット１
９の出力を受け、これらの出力の一方をデイムＭＵＸ４
０に結合する。デイムＭＵＸ ４０は赤（Ｒ）デコーダ
４２．緑ＣＧ）デコーダ４３および青（Ｂ）デコーダ４
４に出力を与え、これらのデコーダ４２．４３および４
４の出力はツレツレ、Ｒ−ＤＡＣ５２，Ｇ−ＤＡＣ５３
およびＢ−ＤＡＣ５４に結合される。Ｒ−ＤＡＣ５２，
Ｇ−ＤＡＣ５３およびＢ −ＤＡＣ５４は遅延回路３５
からブランキング信号を受け、基準信号発生器３９がら
基準信号を受ける。遅延回路３５はまた、Ｇ−ＤＡＣ５
３に同期信号を与える。Ｒ８−３４３Ａ基準に一致した
Ｒ、Ｇ、Ｂアナログ信号がそれぞれＲ・ＤＡＣ５２、Ｇ
−ＤＡＣ５３オよびＢ −ＤＡＣ５４から出力される。
基準信号発生器３９は線４２．４３を介して外部装置（
図示せず）に接続されている。
図示せず）に接続されている。
構造的には、土述した種々の要素は、種々のブロックお
よび線を含む矩形によって示された単一の半導体テップ
１０で実現される。本発明の半導体テップ１０は、Ｒ８
−３４３Ａと両立する赤、緑、青（Ｒ，Ｇ、Ｂ） ビ
デオ信号を線５５．５６．５７を介して発生する４４ピ
ン表面マウントパッケージに実装され、二重終端７５Ω
同軸ケーブルを駆動し、カラーモニタに対する容易なイ
ンタフェースを可能にする。このような高集積度の装置
を示したけれども、このような集積度は本発明を実現す
る上で必ず必要という訳ではない。
よび線を含む矩形によって示された単一の半導体テップ
１０で実現される。本発明の半導体テップ１０は、Ｒ８
−３４３Ａと両立する赤、緑、青（Ｒ，Ｇ、Ｂ） ビ
デオ信号を線５５．５６．５７を介して発生する４４ピ
ン表面マウントパッケージに実装され、二重終端７５Ω
同軸ケーブルを駆動し、カラーモニタに対する容易なイ
ンタフェースを可能にする。このような高集積度の装置
を示したけれども、このような集積度は本発明を実現す
る上で必ず必要という訳ではない。
動作において、コントロールロジック１１は、線１５を
介してブランキング信号を、線１６を介して同期（５ｙ
ｎｃ ）信号を、線１７を介してクロック信号を受け、
かつ線１８を介してマイクロプロセッサのような処理装
置にインタフェースされる。コントロールロジック１１
（これはまたバス１２からデータ信号を受けるレジスタ
２０を有している）は、装置１０内の他の回路を制御す
るために、種々の制御信号およびシーケンスを与える。
介してブランキング信号を、線１６を介して同期（５ｙ
ｎｃ ）信号を、線１７を介してクロック信号を受け、
かつ線１８を介してマイクロプロセッサのような処理装
置にインタフェースされる。コントロールロジック１１
（これはまたバス１２からデータ信号を受けるレジスタ
２０を有している）は、装置１０内の他の回路を制御す
るために、種々の制御信号およびシーケンスを与える。
コントロールロジック１１はまた線３６．３７を介して
同期信号およびブランキング信号を遅延回路３５に与え
る。遅延回路３５は適当なパイプライン遅延を与えた後
ＤＡＣ５２〜５４ に適当々同期信号およびブランキン
グ信号を与える。遅延回路３５はまた線３３を介して、
実際のディスプレイの同期をとるために外部同期信号を
発生する。
同期信号およびブランキング信号を遅延回路３５に与え
る。遅延回路３５は適当なパイプライン遅延を与えた後
ＤＡＣ５２〜５４ に適当々同期信号およびブランキン
グ信号を与える。遅延回路３５はまた線３３を介して、
実際のディスプレイの同期をとるために外部同期信号を
発生する。
本発明のパレット１９は２５６色信号（各色信号は２４
ビツト長）を記憶できる２５６’２４ランダムアクセス
メモリ（ＲＡＭ）である。８ビツトカラー語をバス１２
を介してコントロールロジック１１に与えることによっ
て色情報がパレット１９にロードされる。次に、色デー
タがバス２４を介してコントロールロジック１１からパ
レット１９へ送られる。必要な制御信号が線２３を介し
てコントロールロジック１１とパレット１９の間で流さ
れる。線２３の１方の書込み信号はバス２４を介してカ
ラー化データのパレット１９への書込みを可能にする。
ビツト長）を記憶できる２５６’２４ランダムアクセス
メモリ（ＲＡＭ）である。８ビツトカラー語をバス１２
を介してコントロールロジック１１に与えることによっ
て色情報がパレット１９にロードされる。次に、色デー
タがバス２４を介してコントロールロジック１１からパ
レット１９へ送られる。必要な制御信号が線２３を介し
てコントロールロジック１１とパレット１９の間で流さ
れる。線２３の１方の書込み信号はバス２４を介してカ
ラー化データのパレット１９への書込みを可能にする。
パレット１９のアドレス指定ハパレットアドレスレジス
タ１３およびパレットアドレスデコーダ２６によってな
される。適当な制御信号を受信した後コントロールロジ
ック１１はパレットアドレスレジスタ１３を初期設定す
る。パレットアドレスレジスタ１３は８ビツト入力を受
ケ、パレットアドレスデコーダ２６に１６ビツト出力を
発生する。パレットアドレスデコーダ２６は入力をパレ
ット１９をアクセスする８ビツトパレツトアドレス指定
信号にデコードする。パレットアドレスデコーダ２６か
らの８ビットアドレス指定信号は読取り、書込み両方の
機能のためにパレット１９をアクセスする。パレット１
９がロードされているとき、線２３の１つの書込み信号
おヨヒバス１４のシーケンシング・アドレス信号は２５
６色をパレット１９に［コードする。
タ１３およびパレットアドレスデコーダ２６によってな
される。適当な制御信号を受信した後コントロールロジ
ック１１はパレットアドレスレジスタ１３を初期設定す
る。パレットアドレスレジスタ１３は８ビツト入力を受
ケ、パレットアドレスデコーダ２６に１６ビツト出力を
発生する。パレットアドレスデコーダ２６は入力をパレ
ット１９をアクセスする８ビツトパレツトアドレス指定
信号にデコードする。パレットアドレスデコーダ２６か
らの８ビットアドレス指定信号は読取り、書込み両方の
機能のためにパレット１９をアクセスする。パレット１
９がロードされているとき、線２３の１つの書込み信号
おヨヒバス１４のシーケンシング・アドレス信号は２５
６色をパレット１９に［コードする。
ディスプレイに色情報を与えるためにパレット１９がア
クセスされるとき、画素情報は線２γに８ビツト信号と
して与えられる。ＰｘＯ〜７信号はパレットアドレスレ
ジスタ１３に入力され、次にパレットアドレスデコーダ
２６に送られる。８ビツトＰｘＯ〜７信号はパレット１
９内の２５６ノアドレスの１つを選択する。画素情報が
表示されるべきとき、読取多信号はコントロールロジッ
ク１１から線２３の他方に発生する。パレット１９は、
バイパスＭＵＸ ３０への出力として２４ビツト色信号
を発生する。その色信号はデイムＭＵＸ４０、さらにデ
コーダ４２〜４４に送られる。
クセスされるとき、画素情報は線２γに８ビツト信号と
して与えられる。ＰｘＯ〜７信号はパレットアドレスレ
ジスタ１３に入力され、次にパレットアドレスデコーダ
２６に送られる。８ビツトＰｘＯ〜７信号はパレット１
９内の２５６ノアドレスの１つを選択する。画素情報が
表示されるべきとき、読取多信号はコントロールロジッ
ク１１から線２３の他方に発生する。パレット１９は、
バイパスＭＵＸ ３０への出力として２４ビツト色信号
を発生する。その色信号はデイムＭＵＸ４０、さらにデ
コーダ４２〜４４に送られる。
また、ＰｘＯ〜７画素情報はデータＭＵＸ３２に直接入
力し、さらに３つの８ビツト語からなる２４ビツトデー
タとしてバイパスＭＵＸ３０ に出力することもできる
。バイパスＭＵＸ ３０ は２つの入力信号（一方は
データＭＵＸ３２から、他方はパレット１９から）の多
重化を行ない、これらの−方を選択してデイムＭＵＸ４
０ に送ることができる。また、データＭＵＸ３２は線
２８ を介してＰｘ８〜１５画素信号を受信でき、それ
らをＰｘＯ〜７からの８ビツトと結合してＰｘＯ〜１５
信号を与える。さらに、データＭＵＸ３２ は内部フィ
ルインコードを発生して２４ビツトの出力信号を発生す
る。したがって、データＭＵＸ ３０ は常に２４ビ
ツトをバイパスＭＵＸ ３０ に発生することになる
。こうして、バイパスＭＵＸ ３０ はパレット１９に
記憶された情報からの画素データを選択するか、２４ビ
ツトにマツプされた線２Ｔまたは線２７．２８の両方に
与えられた画素データを直接送る。
力し、さらに３つの８ビツト語からなる２４ビツトデー
タとしてバイパスＭＵＸ３０ に出力することもできる
。バイパスＭＵＸ ３０ は２つの入力信号（一方は
データＭＵＸ３２から、他方はパレット１９から）の多
重化を行ない、これらの−方を選択してデイムＭＵＸ４
０ に送ることができる。また、データＭＵＸ３２は線
２８ を介してＰｘ８〜１５画素信号を受信でき、それ
らをＰｘＯ〜７からの８ビツトと結合してＰｘＯ〜１５
信号を与える。さらに、データＭＵＸ３２ は内部フィ
ルインコードを発生して２４ビツトの出力信号を発生す
る。したがって、データＭＵＸ ３０ は常に２４ビ
ツトをバイパスＭＵＸ ３０ に発生することになる
。こうして、バイパスＭＵＸ ３０ はパレット１９に
記憶された情報からの画素データを選択するか、２４ビ
ツトにマツプされた線２Ｔまたは線２７．２８の両方に
与えられた画素データを直接送る。
バイパスＭＵＸ３０ は２４ビツトを発生してディムＭ
ＵＸ４０ に送る。デイムＭＵＸ ４０ はビデオ信号
をそのＲ，ＧおよびＢ成分に分離してデコーダ４２〜４
４に出力する。デイムＭＵＸ４０ はまたコントロール
ロジック１１から線４１を介してデイム信号を受け、必
要なときにデイマ機能を活性にする。
ＵＸ４０ に送る。デイムＭＵＸ ４０ はビデオ信号
をそのＲ，ＧおよびＢ成分に分離してデコーダ４２〜４
４に出力する。デイムＭＵＸ４０ はまたコントロール
ロジック１１から線４１を介してデイム信号を受け、必
要なときにデイマ機能を活性にする。
各デコーダ４２〜４４への８ピツトがデコードされ、Ｄ
ＡＣ５２〜５４へ送られる。各デコーダ４２〜４４は混
合された区分／２進重み信号を発生してＤＡＣ５２〜５
４へ送る。６個のＭＳＢ は区分され、２個のＬＳＢは
２進重み付けされる。２４ビットは常にデコーダ４２〜
４４に入力されるから、２２４個の色の組合せが線５５
〜５７に得られる。
ＡＣ５２〜５４へ送られる。各デコーダ４２〜４４は混
合された区分／２進重み信号を発生してＤＡＣ５２〜５
４へ送る。６個のＭＳＢ は区分され、２個のＬＳＢは
２進重み付けされる。２４ビットは常にデコーダ４２〜
４４に入力されるから、２２４個の色の組合せが線５５
〜５７に得られる。
好ましい実施例では実際にはバイパスＭＵＸ３０の３つ
の異なったモードの動作を有している。第１モードでは
、灰色調色付けが望まれる場合、８ピツトはＰｘＯ〜７
から各デコーダ４２〜４４へ、さらにそれに対応するＤ
Ａ０５２〜５４へ送られる。
の異なったモードの動作を有している。第１モードでは
、灰色調色付けが望まれる場合、８ピツトはＰｘＯ〜７
から各デコーダ４２〜４４へ、さらにそれに対応するＤ
Ａ０５２〜５４へ送られる。
第２モード（画素毎の１６ビツト入力をサポートする）
では、１６ビツトが、それぞれ５．６および５ビツトの
Ｒ，ＧおよびＢグループに分割される。データＭＵＸ３
２ はパディングを供給して１６ビツトを適邑な２４ビ
ット組合せに変換する。第３のモード（画素入力毎に１
６ビツトをサポートする）では、１６ビツトは、それぞ
れ６．６および４ビツトのＲ，ＧおよびＢグループに分
割される。データＭＵＸ３２はパディングを供給して適
当な２４ビット組合せに変換する。好適な実施例では、
同期（５ｙｎｃ ） 信号は遅延回路３５からＧ・Ｄ
ＡＣ５３に与えられる（もつともこの８ｙｎｃ信号は任
意の色ＤＡＣに与えることができる）。
では、１６ビツトが、それぞれ５．６および５ビツトの
Ｒ，ＧおよびＢグループに分割される。データＭＵＸ３
２ はパディングを供給して１６ビツトを適邑な２４ビ
ット組合せに変換する。第３のモード（画素入力毎に１
６ビツトをサポートする）では、１６ビツトは、それぞ
れ６．６および４ビツトのＲ，ＧおよびＢグループに分
割される。データＭＵＸ３２はパディングを供給して適
当な２４ビット組合せに変換する。好適な実施例では、
同期（５ｙｎｃ ） 信号は遅延回路３５からＧ・Ｄ
ＡＣ５３に与えられる（もつともこの８ｙｎｃ信号は任
意の色ＤＡＣに与えることができる）。
基準信号発生器３９はＤＡｏ ５２〜５４に対する内部
基準信号を発生するのに線４２および４３にそれぞれ外
部基準抵抗および補償容量が必要である。
基準信号を発生するのに線４２および４３にそれぞれ外
部基準抵抗および補償容量が必要である。
第２図には、複合ビデオ信号６０が示されている。ビデ
オ信号６０は水平同期パルス６１．水平ブランキングパ
ルス６２およびビデオ部６３を有する。ビデオ信号６０
のピーク部６４は白を表わし、谷部６５は黒を表わす。
オ信号６０は水平同期パルス６１．水平ブランキングパ
ルス６２およびビデオ部６３を有する。ビデオ信号６０
のピーク部６４は白を表わし、谷部６５は黒を表わす。
ビーク６４と谷６５の間の信号レベルは白黒シェーディ
ングの変化を表わし、ＤＡＣ能動領域と呼ばれる。水平
ブランキングパルス６２の信号レベル（電圧レベル）ハ
黒色の電圧レベルに比較してよシ低いレベルにある。し
たがって、ディスプレイがブランキング制御の下にある
とき、水平ブランキングパルス６２によって表わされた
信号レベルが谷部６５の黒色信号によって表わされる電
圧レベルより大きさがずっと低いから、通常、黒より黒
い（ｂｌａｃｋｅｒ・ｔｈａｎ−ｂｌａｃｋ ）と呼ば
れる。理想的には、スクリーンセーバ機能はスクリーン
には焼き付かないがそれでもなお能動領域の出力を維持
する電圧レベルを発生することが望ましい。
ングの変化を表わし、ＤＡＣ能動領域と呼ばれる。水平
ブランキングパルス６２の信号レベル（電圧レベル）ハ
黒色の電圧レベルに比較してよシ低いレベルにある。し
たがって、ディスプレイがブランキング制御の下にある
とき、水平ブランキングパルス６２によって表わされた
信号レベルが谷部６５の黒色信号によって表わされる電
圧レベルより大きさがずっと低いから、通常、黒より黒
い（ｂｌａｃｋｅｒ・ｔｈａｎ−ｂｌａｃｋ ）と呼ば
れる。理想的には、スクリーンセーバ機能はスクリーン
には焼き付かないがそれでもなお能動領域の出力を維持
する電圧レベルを発生することが望ましい。
第３図には、本発明のディム（調光）機能を実現する回
路７０が示されている。回路７０は第１図のデイムＭＵ
Ｘ ４０ で実現される。回路ＴＯは１６個の ＮＭ
Ｏ８装置および１つのインバータを用いて実現された３
つのうちの１つである。通常動作では、線７１上のデイ
ム信号は高く、トランジスタ８０〜８７を活性化してビ
デオ信号ＶＤＯ〜ＶＤ７が直接出力（ＶＯＯＵＴ〜Ｖ７
０ＵＴ と符号がつけられている〕に通過できるように
する。
路７０が示されている。回路７０は第１図のデイムＭＵ
Ｘ ４０ で実現される。回路ＴＯは１６個の ＮＭ
Ｏ８装置および１つのインバータを用いて実現された３
つのうちの１つである。通常動作では、線７１上のデイ
ム信号は高く、トランジスタ８０〜８７を活性化してビ
デオ信号ＶＤＯ〜ＶＤ７が直接出力（ＶＯＯＵＴ〜Ｖ７
０ＵＴ と符号がつけられている〕に通過できるように
する。
したがって、第１図のバイパスＭＵＸ３０からのビデオ
情報は３組のＶＤＯ−ＶＤ７として回路Ｔ０に入力され
る。通常動作では、これらのビットはデコーダ４２〜４
４に直接送られる。８ビツトを制御するのにただ１個の
回路ＴＯが示されているけれども、実際には、３個の回
路７０が８ビツトの３個のグループ（各々がバイパスＭ
ＵＸ３０からの２４ビット全体を制御するためのもので
ある）を制御するのに用いられることが理解されるべき
である。各グループのＶＯ−Ｖ７ＯＵＴビットはさらに
第１図のデコーダ４２〜４４で処理されるが、■０〜Ｖ
７ＯＵＴビットは、各Ｒ，Ｇ、Ｂ信号の強度を制御する
ために、電圧レベルに変換される２進加重値を表わす。
情報は３組のＶＤＯ−ＶＤ７として回路Ｔ０に入力され
る。通常動作では、これらのビットはデコーダ４２〜４
４に直接送られる。８ビツトを制御するのにただ１個の
回路ＴＯが示されているけれども、実際には、３個の回
路７０が８ビツトの３個のグループ（各々がバイパスＭ
ＵＸ３０からの２４ビット全体を制御するためのもので
ある）を制御するのに用いられることが理解されるべき
である。各グループのＶＯ−Ｖ７ＯＵＴビットはさらに
第１図のデコーダ４２〜４４で処理されるが、■０〜Ｖ
７ＯＵＴビットは、各Ｒ，Ｇ、Ｂ信号の強度を制御する
ために、電圧レベルに変換される２進加重値を表わす。
調光（減光）が望まれるときは、回線７１上のデイム信
号は低くなり、トランジスタ８０〜８７を不活性化する
が、インバータ７２が存在するためトランジスタ９０〜
９７は活性化される。デイムモードでは、ＶＤＯ−ＶＤ
Ｉは用いられず、信号ＶＤ２〜ＶＤ７ は２線分だけ下
方ヘシフトされる。したがって、ＶＤ２ はＶＯＯＵＴ
に存在し、またＶＤ７はＶ５０ＵＴに存在する。電気的
接地と結合されたトランジスタ９６．９７のために接地
が線Ｖ６０ＵＴおよびＶ７０ＵＴになされる。その結果
、ゼロ充填を伴なった右シフトが元のビデオ信号に生じ
る。数学的々表現では、この信号は電圧レベルの２進重
みのほぼ７５％の減少に変換され、ディスプレイスクリ
ーンの強度レベルがほぼ同程度減少する。
号は低くなり、トランジスタ８０〜８７を不活性化する
が、インバータ７２が存在するためトランジスタ９０〜
９７は活性化される。デイムモードでは、ＶＤＯ−ＶＤ
Ｉは用いられず、信号ＶＤ２〜ＶＤ７ は２線分だけ下
方ヘシフトされる。したがって、ＶＤ２ はＶＯＯＵＴ
に存在し、またＶＤ７はＶ５０ＵＴに存在する。電気的
接地と結合されたトランジスタ９６．９７のために接地
が線Ｖ６０ＵＴおよびＶ７０ＵＴになされる。その結果
、ゼロ充填を伴なった右シフトが元のビデオ信号に生じ
る。数学的々表現では、この信号は電圧レベルの２進重
みのほぼ７５％の減少に変換され、ディスプレイスクリ
ーンの強度レベルがほぼ同程度減少する。
各Ｒ，Ｇ、Ｂ駆動信号をほぼ７５％だけ減少することに
よって、ゼロ充填動作を伴彦った右シフトはＣＲＴスク
リーンの強度レベルを減少する。
よって、ゼロ充填動作を伴彦った右シフトはＣＲＴスク
リーンの強度レベルを減少する。
３つのＲ，Ｇ、Ｂ駆動信号は全て同等に減少するから、
強度だけが影響を受ける。スクリーン上に存在する画像
はデイムモードでは尚存在し、デイマ像として目に知覚
される。このデイムモードはオペレータにスクリーンは
アクティブであることを示すが、低強度のために画像の
焼き付きを防止する。
強度だけが影響を受ける。スクリーン上に存在する画像
はデイムモードでは尚存在し、デイマ像として目に知覚
される。このデイムモードはオペレータにスクリーンは
アクティブであることを示すが、低強度のために画像の
焼き付きを防止する。
デイムモードはデイム機能を制御するソフトウェアを用
いる新しい方法によって作動される。オペレータはディ
スプレイを制御する際、自分のプログラムの一部として
デイム機能を用いることができる。ソフトウェア命令は
、データバス１２を経由した、線１８のマイクロプロセ
ッサコントロールによって第１図のコントロールロジッ
ク１１に転送され、レジスタ２０にロードされる。ディ
ム機能は種々の従来のブランキング作動法によっても作
動できる。
いる新しい方法によって作動される。オペレータはディ
スプレイを制御する際、自分のプログラムの一部として
デイム機能を用いることができる。ソフトウェア命令は
、データバス１２を経由した、線１８のマイクロプロセ
ッサコントロールによって第１図のコントロールロジッ
ク１１に転送され、レジスタ２０にロードされる。ディ
ム機能は種々の従来のブランキング作動法によっても作
動できる。
以上、ソフトウェアで制御可能なハードウェアＣＲＴデ
イマを説明した。
イマを説明した。
第１図は半導体テップに組込まれた本発明の要素を示す
ブロック図である。 第２図は典型的な複合ビデオ信号のグラフ表示である。 第３図は本発明の調光回路を示す概略図である。 １１・・・愉コントロールロジック、１３・・・・パレ
ットアドレスレジスタ、１９・・−・パレットＲＡＭ、
２０・・・・レジスタ、２６・・＠φパレットアドレス
デコーＦ、３０−−−−バイパスマルチプレクサ、３２
・拳・・データマルチプレクサ、４０・・・・デイムマ
ルテブレクサ、４２〜４４・・・・デコーダ、５２〜５
４・・・・Ｄ−Ａ変換器、３９・・・・基準発生器、３
５・・・・遅延回路。
ブロック図である。 第２図は典型的な複合ビデオ信号のグラフ表示である。 第３図は本発明の調光回路を示す概略図である。 １１・・・愉コントロールロジック、１３・・・・パレ
ットアドレスレジスタ、１９・・−・パレットＲＡＭ、
２０・・・・レジスタ、２６・・＠φパレットアドレス
デコーＦ、３０−−−−バイパスマルチプレクサ、３２
・拳・・データマルチプレクサ、４０・・・・デイムマ
ルテブレクサ、４２〜４４・・・・デコーダ、５２〜５
４・・・・Ｄ−Ａ変換器、３９・・・・基準発生器、３
５・・・・遅延回路。
Claims (16)
- （１）調光画像を与えることにより、ビデオディスプレ
イスクリーン上に画像が永久的に保持されるのを防ぐ方
法であつて、メモリ内にビデオ像を表わすディジタル信
号を記憶する工程、該ディジタル信号をアクセスして前
記像を表示する工程、調光が望まれるときは前記ディジ
タル信号を低い２進加重値に変換する工程、前記ディジ
タル信号をアナログビデオ信号に変換する工程を含む低
照度画像表示方法。 - （２）ビデオデータを表わすディジタル信号を記憶する
メモリ、該メモリからの出力を受けるよう結合され、作
動されたとき前記ディジタル信号を低照度画像を表示す
るよう変換する調光回路、該調光回路に結合され、前記
ディジタル信号をアナログビデオ信号に変換するディジ
タル−アナログ変換器（ＤＡＣ）、前記メモリ、調光回
路およびＤＡＣに結合され、前記調光回路を作動させる
制御装置を備え、それによつて前記調光回路が作動され
たときビデオディスプレイが低照度画像を有する、ビデ
オディスプレイ制御装置。 - （３）前記メモリに結合され、そのメモリをアクセスす
るアドレス指定装置を備えた特許請求の範囲第２項に記
載の装置。 - （４）前記メモリはランダムアクセスメモリである特許
請求の範囲第３項に記載の装置。 - （５）前記ＤＡＣはアナログ赤−緑−青（Ｒ、Ｇ、Ｂ）
信号を出力する特許請求の範囲第４項に記載の装置。 - （６）前記制御装置は所定の値を格納し前記調光回路を
作動させるレジスタを有する、特許請求の範囲第５項に
記載の装置。 - （７）前記レジスタはプログラム可能である、特許請求
の範囲第６項に記載の装置。 - （８）集積半導体装置において実現される特許請求の範
囲第７項に記載の装置。 - （９）ビデオ表示スクリーンディスプレイを制御する装
置であつて、前記ディスプレイの画素を制御するディジ
タル信号を記憶するメモリ、該メモリに結合され、その
メモリをアドレス指定するアドレス指定装置、前記メモ
リからの出力を受けるよう結合され、作動されたとき、
前記スクリーン上に低照度画像を表示するよう前記ディ
ジタル信号を変換する調光回路、該調光回路に結合され
、前記ディジタル信号を受信し、それをアナログ赤−緑
−青（ＲＧＢ）ビデオ信号に変換する複数個のディジタ
ル−アナログ変換器（ＤＡＣ）、前記メモリ、調光回路
および複数個のＤＡＣに結合され、前記調光回路を作動
させる制御回路を有し、それによつて前記調光回路が作
動されたとき前記ビデオディスプレイは前記スクリーン
上に低照度画像を有する、ビデオディスプレイ制御装置
。 - （１０）前記調光回路は第１のマルチプレクサを含み、
該第１のマルチプレクサは前記調光回路が作動しないと
き前記ディジタル信号を直接結合し、また調光回路が作
動されたときは前記ディジタル信号を変換する、特許請
求の範囲第９項に記載の装置。 - （１１）前記第１のマルチプレクサは、空位の上位ビッ
ト位置を右へシフトし、ゼロを充填して前記変換を与え
る、特許請求の範囲第１０項に記載の装置。 - （１２）前記制御装置は所定の値を格納し前記調光回路
を作動させるレジスタを有する、特許請求の範囲第１１
項に記載の装置。 - （１３）前記レジスタはプログラム可能である、特許請
求の範囲第１２項に記載の装置。 - （１４）前記メモリ内に記憶された前記ディジタル信号
と外部源からの画素データの間で選択を行なう第２のマ
ルチプレクサを有する特許請求の範囲第１３項に記載の
装置。 - （１５）集積半導体装置で実現される特許請求の範囲第
１４項に記載の装置。 - （１６）前記メモリはランダムアクセスメモリである特
許請求の範囲第１５項に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US906800 | 1986-09-12 | ||
| US06/906,800 US4722005A (en) | 1986-09-12 | 1986-09-12 | Software controllable hardware CRT dimmer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112285A true JPH01112285A (ja) | 1989-04-28 |
Family
ID=25422998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62226732A Pending JPH01112285A (ja) | 1986-09-12 | 1987-09-11 | 低照度画像表示方法およびビデオデイスプレイ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4722005A (ja) |
| JP (1) | JPH01112285A (ja) |
Families Citing this family (62)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1987
- 1987-09-11 JP JP62226732A patent/JPH01112285A/ja active Pending
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