JPH01112451A - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
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- JPH01112451A JPH01112451A JP62271312A JP27131287A JPH01112451A JP H01112451 A JPH01112451 A JP H01112451A JP 62271312 A JP62271312 A JP 62271312A JP 27131287 A JP27131287 A JP 27131287A JP H01112451 A JPH01112451 A JP H01112451A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は２バスシステムにおけるキャッシュメモリ制御
方式に関し、 主メモリがＤＭＡライトされるとき実施されるキャッシ
ュメモリの無効化処理による処理速度の低下を改善する
ことを目的とし、 それぞれメモリバスに接続されたプロセッサおよびキャ
ッシュメモリと、共通バスに接続された主メモリをＤＭ
Ａライトする入出力制御部とを備えるキャッシュメモリ
システムにおけるキャッシュメモリ制御方式であって、
入出力制御部がＤＭＡライト時に出力するアドレスデー
タを格納する先入れ先出しメモリと、該先入れ先出しメ
モリに該アドレスデータが格納されたときメモリバスの
使用許可を得た後先入れ先出しメモリより該アドレスデ
ータを出力して無効化処理を行うとともに、先入れ先出
しメモリがフルになったとき入出力制御部のＤＭＡライ
トを待機せしめる待機信号を共通バス制御部に出力する
無効化処理部とを設け、先入し先出しメモリに無効化処
理するアドレスデータを蓄積して入出力制御部のＤＭＡ
ライトを許可し、先入れ先出しメモリがフルになったと
きＤＭＡライトを待機せしめるように構成する。
方式に関し、 主メモリがＤＭＡライトされるとき実施されるキャッシ
ュメモリの無効化処理による処理速度の低下を改善する
ことを目的とし、 それぞれメモリバスに接続されたプロセッサおよびキャ
ッシュメモリと、共通バスに接続された主メモリをＤＭ
Ａライトする入出力制御部とを備えるキャッシュメモリ
システムにおけるキャッシュメモリ制御方式であって、
入出力制御部がＤＭＡライト時に出力するアドレスデー
タを格納する先入れ先出しメモリと、該先入れ先出しメ
モリに該アドレスデータが格納されたときメモリバスの
使用許可を得た後先入れ先出しメモリより該アドレスデ
ータを出力して無効化処理を行うとともに、先入れ先出
しメモリがフルになったとき入出力制御部のＤＭＡライ
トを待機せしめる待機信号を共通バス制御部に出力する
無効化処理部とを設け、先入し先出しメモリに無効化処
理するアドレスデータを蓄積して入出力制御部のＤＭＡ
ライトを許可し、先入れ先出しメモリがフルになったと
きＤＭＡライトを待機せしめるように構成する。
本発明はキャッシュメモリ制御方式の改良に関する。
プロセッサの高速化を図るため、プロセッサの近傍に高
速小容量のメモリを設け、主メモリのデータ、プログラ
ム等の一部をそのメモリに格納して高速にアクセスする
キャッシュメモリシステムが普及している。
速小容量のメモリを設け、主メモリのデータ、プログラ
ム等の一部をそのメモリに格納して高速にアクセスする
キャッシュメモリシステムが普及している。
このキャッシュメモリシステムにおいて、入出力制御部
（■１０装置）が主メモリに対してダイレクトメモリア
クセスにより書込み（ＤＭＡライト）する場合、主メモ
リの内容とキャッシュメモリの内容とが不一致となって
プロセッサが誤動作することを防止するため、ＤＭＡラ
イトするごとに対応するキャッシュメモリのデータを無
効化した後火のＤＭＡ要求を許可するように構成されて
いる。
（■１０装置）が主メモリに対してダイレクトメモリア
クセスにより書込み（ＤＭＡライト）する場合、主メモ
リの内容とキャッシュメモリの内容とが不一致となって
プロセッサが誤動作することを防止するため、ＤＭＡラ
イトするごとに対応するキャッシュメモリのデータを無
効化した後火のＤＭＡ要求を許可するように構成されて
いる。
しかし、プロセッサの動作とＩ １０装置の動作とを平
行して行わせる２バスシステム（メモリバスと共通バス
）では、プロセッサがメモリバスに接続された他のＩ
１０装置をアクセス中であると共通バスが使用可能て゛
も無効化処理のためにバス使用が待たされ、従って次の
ＤＭＡ要求が待たされるという問題点がある。
行して行わせる２バスシステム（メモリバスと共通バス
）では、プロセッサがメモリバスに接続された他のＩ
１０装置をアクセス中であると共通バスが使用可能て゛
も無効化処理のためにバス使用が待たされ、従って次の
ＤＭＡ要求が待たされるという問題点がある。
このため、無効化処理のためにＤＭＡ転送速度が低下す
る上記問題点を改善するキャッシュメモリ制御方式が求
められている。
る上記問題点を改善するキャッシュメモリ制御方式が求
められている。
第３図は従来のキャッシュメモリシステムブロック図、
第４図は従来のＤＭＡ動作タイムチャート図、第５図は
他のシステム例を表す図、第６図はキャッシュメモリ説
明図である。
第４図は従来のＤＭＡ動作タイムチャート図、第５図は
他のシステム例を表す図、第６図はキャッシュメモリ説
明図である。
第３図はメモリバス１００と共通バス１０１との２ハス
を備えたキャッシュメモリシステムを示したもので、メ
モリバス１００には、プロセッサＣＰＵ １とキャッシ
ュメモリ２とＩ １０装置３と無効化処理部８とが接続
され、共通バス１０１には、主メモリ５とＩ １０装置
６とが接続されている。
を備えたキャッシュメモリシステムを示したもので、メ
モリバス１００には、プロセッサＣＰＵ １とキャッシ
ュメモリ２とＩ １０装置３と無効化処理部８とが接続
され、共通バス１０１には、主メモリ５とＩ １０装置
６とが接続されている。
ココテ、メモリバス制御部４はメモリバス１００のバス
競合制御を行うもので、各部よりバス使用要求が出力さ
れたとき、所定の優先順位に基づきメモリバス１００の
使用許可を与えるものであり、また共通バス制御部７は
同様に共通バス１０１の競合制御を行うもので、トラン
シーバＴＲ１３はメモリバス１００から共通バス１０１
をアクセスするときに開かれる。
競合制御を行うもので、各部よりバス使用要求が出力さ
れたとき、所定の優先順位に基づきメモリバス１００の
使用許可を与えるものであり、また共通バス制御部７は
同様に共通バス１０１の競合制御を行うもので、トラン
シーバＴＲ１３はメモリバス１００から共通バス１０１
をアクセスするときに開かれる。
従って、プロセッサＣＰＵ １がＩ １０装置３をアク
セスする動作と、Ｉ １０装置６が主メモリ５をアクセ
スする動作とはそれぞれのバスを使用して平行して行わ
れる。
セスする動作と、Ｉ １０装置６が主メモリ５をアクセ
スする動作とはそれぞれのバスを使用して平行して行わ
れる。
用許可を得て行われる。
以上のキャッシュメモリシステムにおいて、■１０装置
６が主メモリ５にＤＭＡでデータをライトするときは、
以下のような動作が行われる。第４図参照 （１）Ｉ１０装置６は共通バス制御部７にＤＭＡ要求（
バス使用要求）を出力する。
６が主メモリ５にＤＭＡでデータをライトするときは、
以下のような動作が行われる。第４図参照 （１）Ｉ１０装置６は共通バス制御部７にＤＭＡ要求（
バス使用要求）を出力する。
（２） 共通バス制御部７が共通バス１０１の使用許
可を！１０装置６に出力すると、Ｉ １０装置６は例え
ば１バイトのデータを主メモリ５にライトする。
可を！１０装置６に出力すると、Ｉ １０装置６は例え
ば１バイトのデータを主メモリ５にライトする。
（３） 無効化処理部８は共通バス１０１に出力され
たＤＭＡアドレスデータをレジスタ９にランチし、メモ
リバス制御部４にメモリバス１００のバス使用要求を出
力して使用許可を得た後、メモリバス１００にランチし
た前記アドレスデータを出力しキャッシュメモリ２に無
効信号を出力して対応するデータの無効化処理を行う。
たＤＭＡアドレスデータをレジスタ９にランチし、メモ
リバス制御部４にメモリバス１００のバス使用要求を出
力して使用許可を得た後、メモリバス１００にランチし
た前記アドレスデータを出力しキャッシュメモリ２に無
効信号を出力して対応するデータの無効化処理を行う。
１１０装置６は続いて次のバイトデータをライトするた
めＤＭＡ要求を出力するが、共通バス制御部７は前の無
効化処理が完了したことを確認（無トするごとに無効化
処理が行われ、プロセッサｃｐＵ１がキャッシュメモリ
２の当該データをアクセスしたときミスヒントとなって
主メモリ６より転送され、データの不一致が解消される
。
めＤＭＡ要求を出力するが、共通バス制御部７は前の無
効化処理が完了したことを確認（無トするごとに無効化
処理が行われ、プロセッサｃｐＵ１がキャッシュメモリ
２の当該データをアクセスしたときミスヒントとなって
主メモリ６より転送され、データの不一致が解消される
。
ここで、無効化要求（メモリバス１００のバス使用要求
）がメモリバス制御部４に出力されたとき、プロセッサ
ｃｐｕ ｉがＩ １０装置３をアクセスしていると、そ
のアクセスが終了するまで無効化要求が待たされる。
）がメモリバス制御部４に出力されたとき、プロセッサ
ｃｐｕ ｉがＩ １０装置３をアクセスしていると、そ
のアクセスが終了するまで無効化要求が待たされる。
従ってこのＩ １０装置３の処理速度が遅いと（第４図
■）無効化が待たされ、Ｉ １０装置６の次のＤＭＡ要
求がその間待たされて（第４図■） ＤＭＡ速度が低下
する。
■）無効化が待たされ、Ｉ １０装置６の次のＤＭＡ要
求がその間待たされて（第４図■） ＤＭＡ速度が低下
する。
上記動作は、第５図に示すマルチプロセッサシステムの
場合も同様であって、プロセッサＣＰＵ１が第１のバス
の使用許可を得、第２のバス使用許可を待っている状態
であるとその間無効化要求が待たされ、従ってＩ １０
装置６のＤＭＡ速度が低下する。
場合も同様であって、プロセッサＣＰＵ１が第１のバス
の使用許可を得、第２のバス使用許可を待っている状態
であるとその間無効化要求が待たされ、従ってＩ １０
装置６のＤＭＡ速度が低下する。
なお、本発明の理解を容易とするため、第６図を参照し
つつキャッシュメモリの概要を以下に説明しておく。
つつキャッシュメモリの概要を以下に説明しておく。
キャッシュメモリ２はデータメモリ３６とキャッシュ制
御部３１とで構成されるもので、タグ部３２にはプロセ
ッサＣＰＵ １の出力するアドレスデータ６０の下位ア
ドレスデータ６０ｂをアドレスとして上位アドレスデー
タ６０ａが格納され、データメモリ３６には上記下位ア
ドレスデータ６０ｂをアドレスとしてデータバスに出力
されたデータが格納される。
御部３１とで構成されるもので、タグ部３２にはプロセ
ッサＣＰＵ １の出力するアドレスデータ６０の下位ア
ドレスデータ６０ｂをアドレスとして上位アドレスデー
タ６０ａが格納され、データメモリ３６には上記下位ア
ドレスデータ６０ｂをアドレスとしてデータバスに出力
されたデータが格納される。
ここで、プロセッサＣＰＵ １がアクセスしてアドレス
データをメモリバス１００に出力すると、下位アドレス
データでタグ部３２がアドレスされ、読出された上位ア
クセスデータ６０ａとプロセッサの出力した上位アドレ
スデータとが比較回路３３により比較される。
データをメモリバス１００に出力すると、下位アドレス
データでタグ部３２がアドレスされ、読出された上位ア
クセスデータ６０ａとプロセッサの出力した上位アドレ
スデータとが比較回路３３により比較される。
上記比較の結果、一致で且つデータの有効／無効を表す
Ｖビットが′ｌ”ならばアンド回路３４よリヒット信号
“１”が出力され、データゲート３７が開いて下位アド
レスデータでアドレスされた所定のデータがデータメモ
リ３６より出力される。
Ｖビットが′ｌ”ならばアンド回路３４よリヒット信号
“１”が出力され、データゲート３７が開いて下位アド
レスデータでアドレスされた所定のデータがデータメモ
リ３６より出力される。
Ｖビットはタグ部３２の各アドレスに対応して設けられ
、下位アドレスデータ６０ｂでアドレスされてリード／
ライトされるもので、データがデータメモリ３６ｉ格納
されたときに有効信号“ｌ”がセットされ、無効化要求
が出力されたときは無効化処理部８により無効信号“０
”がセットされる。
、下位アドレスデータ６０ｂでアドレスされてリード／
ライトされるもので、データがデータメモリ３６ｉ格納
されたときに有効信号“ｌ”がセットされ、無効化要求
が出力されたときは無効化処理部８により無効信号“０
”がセットされる。
このＶビットが“０″の場合はアンド回路３４よリミス
ヒット信号“０”が出力され、ミスヒツト処理部３５に
より主メモリ５より当該データが転送されてキャッシュ
メモリ２に格納されるとともにプロセッサＣＰＵ １に
読込まれる。
ヒット信号“０”が出力され、ミスヒツト処理部３５に
より主メモリ５より当該データが転送されてキャッシュ
メモリ２に格納されるとともにプロセッサＣＰＵ １に
読込まれる。
〔発明が解決しようとする問題点３
以上説明したように、２バスシステムにおいてＩ １０
装置のＤＭＡライトによる無効化処理がプロセッサのバ
スアクセスにより待たされ、結果としてＤＭＡ速度が遅
くなるという問題点がある。
装置のＤＭＡライトによる無効化処理がプロセッサのバ
スアクセスにより待たされ、結果としてＤＭＡ速度が遅
くなるという問題点がある。
本発明は上記問題点に鑑み、Ｉ １０装置のＤＭＡ速度
の低下を改善するキャッシュメモリ制御方式を提供する
ことを目的とするものである。
の低下を改善するキャッシュメモリ制御方式を提供する
ことを目的とするものである。
本発明のキャッシュメモリ制御方式は、第１図実施例の
キャッシュメモリシステムブロック図に示すように、 ダイレクトメモリアクセスによる書込み時に出力された
アドレスデータ（５０）を格納する先入れ先出しメモリ
（１１）と、 該先入れ先出しメモリに該アドレスデータが格納された
とき該メモリバス制御部に無効化要求信号（５２）を出
力し、該メモリバスの使用許可を得た後該先入れ先出し
メモリより該アドレスデータを出力して該キャッシュメ
モリの無効化処理を行うとともに、前記先入れ先出しメ
モリが無効化未処理のアドレスデータ（５０）でフルに
なったとき該入出力制御部の前記書込みを待機せしめる
待機信号（５１）を該共通バス制御部に出力する無効化
処理部（１０）とを設ける。
キャッシュメモリシステムブロック図に示すように、 ダイレクトメモリアクセスによる書込み時に出力された
アドレスデータ（５０）を格納する先入れ先出しメモリ
（１１）と、 該先入れ先出しメモリに該アドレスデータが格納された
とき該メモリバス制御部に無効化要求信号（５２）を出
力し、該メモリバスの使用許可を得た後該先入れ先出し
メモリより該アドレスデータを出力して該キャッシュメ
モリの無効化処理を行うとともに、前記先入れ先出しメ
モリが無効化未処理のアドレスデータ（５０）でフルに
なったとき該入出力制御部の前記書込みを待機せしめる
待機信号（５１）を該共通バス制御部に出力する無効化
処理部（１０）とを設ける。
ＤＭＡライト時に出力されたアドレスデータ５０を先入
れ先出しメモリ （ＦＩＦＯメモリ“） １１に順次格
納（蓄積）し、入出力制御装置６のＤＭＡ要求に対しそ
れ以前の無効化処理が完了していなくても許可を与える
ようにする。
れ先出しメモリ （ＦＩＦＯメモリ“） １１に順次格
納（蓄積）し、入出力制御装置６のＤＭＡ要求に対しそ
れ以前の無効化処理が完了していなくても許可を与える
ようにする。
無効化処理部１０はＦＩＦＯメモリ１１にアドレスデー
タ５０が格納されたとき、メモリバス制御部４に無効化
要求信号５２を出力し、メモリバス１００のバス使用許
可を得てＦＩＦＯメモリ１１に蓄積されているアドレス
データ５０に基づいて順次無効化処理を行う。
タ５０が格納されたとき、メモリバス制御部４に無効化
要求信号５２を出力し、メモリバス１００のバス使用許
可を得てＦＩＦＯメモリ１１に蓄積されているアドレス
データ５０に基づいて順次無効化処理を行う。
ここで、メモリバス１００が使用できない場合はＦＩＦ
Ｏメモリ１１には無効化未処理のアドレスデータ５０が
蓄積されるが、ＦＩＦＯメモリ１１が一杯（フル）にな
るとこれ以上アドレスデータ５０を格納できないので待
機信号５１を共通バス制御部７に出力し、共通バス制御
部７は待機信号５１を受けて入出力制御部６からのＤ？
ｌＡ要求に対し許可を出さず待機させる。
Ｏメモリ１１には無効化未処理のアドレスデータ５０が
蓄積されるが、ＦＩＦＯメモリ１１が一杯（フル）にな
るとこれ以上アドレスデータ５０を格納できないので待
機信号５１を共通バス制御部７に出力し、共通バス制御
部７は待機信号５１を受けて入出力制御部６からのＤ？
ｌＡ要求に対し許可を出さず待機させる。
無効化要求は通常優先順位が最も高く設定されており、
プロセッサＣＰＵ １による他の！１０装置のアクセス
が終了したとき優先的に受付られ、プロセッサＣＰＵ
ｌが次にアクセスする時にはデータの不一致が解消され
る。
プロセッサＣＰＵ １による他の！１０装置のアクセス
が終了したとき優先的に受付られ、プロセッサＣＰＵ
ｌが次にアクセスする時にはデータの不一致が解消され
る。
以上のごと＜ 、ＦＩＦＯメモリ１１に無効化処理のた
めのアドレスデータを蓄積し、それ以前の無効化処理が
完了していなくてもＦＩｒ’Ｏメモリ１１がフルになる
まで入出力制御部６のＤＭＡ要求を受は付けるように構
成したため、ＤＭＡ速度が改善される。
めのアドレスデータを蓄積し、それ以前の無効化処理が
完了していなくてもＦＩｒ’Ｏメモリ１１がフルになる
まで入出力制御部６のＤＭＡ要求を受は付けるように構
成したため、ＤＭＡ速度が改善される。
本発明の実施例を図を用いて詳細に説明する。
第１図は実施例のキャッシュメモリシステムブロック図
、第２図は動作例を表すタイムチャート図である。
、第２図は動作例を表すタイムチャート図である。
第１図において、
１０は無効化処理部であって、ＦＩＦＯメモ１月１にア
ドレスデータ５０が格納されたとき無効化要求信号（バ
ス使用要求）５２をメモリバス１００に出力して無効化
処理を行うとともに、ＦＩＦＯメモリ１１がフルになっ
たとき共通バス制御部７に待機信号５１を出力する。
ドレスデータ５０が格納されたとき無効化要求信号（バ
ス使用要求）５２をメモリバス１００に出力して無効化
処理を行うとともに、ＦＩＦＯメモリ１１がフルになっ
たとき共通バス制御部７に待機信号５１を出力する。
１１は書込み順に読出しされるＦＩＦＯメモリ （先入
れ先出しメモリ）であって、データが格納されるとアク
ティブとなる出力レディ信号端子と、フルのときアクテ
ィブとなるエンプティ信号端子とを備え、共通バス１０
１上に出力されたアドレスデータ５０をアドレスストロ
ーブ信号（図示省略）に基づき順次格納する。
れ先出しメモリ）であって、データが格納されるとアク
ティブとなる出力レディ信号端子と、フルのときアクテ
ィブとなるエンプティ信号端子とを備え、共通バス１０
１上に出力されたアドレスデータ５０をアドレスストロ
ーブ信号（図示省略）に基づき順次格納する。
その他企図を通じて同一符号は同一対象物を表す。
以上構成において、ＦＩＦＯメモリ１１の出力する出力
レディ信号を無効化要求信号５２とし、エンプティ信号
を待機信号５１としてそれぞれメモリバス制御部４およ
び共通バス制御部７に出力する。
レディ信号を無効化要求信号５２とし、エンプティ信号
を待機信号５１としてそれぞれメモリバス制御部４およ
び共通バス制御部７に出力する。
以下第２図を参照しつつ動作を説明する。
（１） 共通バス制御部７は入出力制御部６よりＤＭ
Ａ要求を受けたとき、待機信号５１が出力されていなけ
ればＤＭＡ許可を与える。
Ａ要求を受けたとき、待機信号５１が出力されていなけ
ればＤＭＡ許可を与える。
（２） 入出力制御部６はＤＭＡ許可により例えば１
バイトのデータを主メモリ５にライトする。
バイトのデータを主メモリ５にライトする。
（３） 共通バス１０１上に出力されたＤＭ＾ライト
のアドレスデータ５０がＦＩＦＯメモリ１１に格納され
る。
のアドレスデータ５０がＦＩＦＯメモリ１１に格納され
る。
（４） 無効化要求信号５２がメモリバス制御部４に
出力され、メモリバス１００がプロセッサｌに使用され
ていなければキャッシュメモリ２に無効信号“０”が出
力されて無効化処理が行われ（第２図■）、メモリバス
１００が使用中ならば無効化処理が待たされる。第２図
■ （５）この間入出力制御部６よりＤＭＡ要求が出力され
ると待機信号５１が出力されていなければＤＭＡライト
を許可し、それに基づき出力されたアドレスデータ５０
がＦＩＦＯメモ１月１に格納される。
出力され、メモリバス１００がプロセッサｌに使用され
ていなければキャッシュメモリ２に無効信号“０”が出
力されて無効化処理が行われ（第２図■）、メモリバス
１００が使用中ならば無効化処理が待たされる。第２図
■ （５）この間入出力制御部６よりＤＭＡ要求が出力され
ると待機信号５１が出力されていなければＤＭＡライト
を許可し、それに基づき出力されたアドレスデータ５０
がＦＩＦＯメモ１月１に格納される。
（６）プロセッサｃｐｕ ｉのアクセス終了までに上記
ＤＭＡライトによりＦＩＦＯメモリ１１がフルになった
とき、待機信号５１が共通バス１０１に出力され、以後
のＤＭＡ要求に対しては、無効化処理が行われて待機が
解除された後ＤＭＡ許可が与えられる。第２図■ 以上のごとく、無効化処理のためのアドレスデータ５０
をＦＩＦＯメモリ１１に蓄積しておき、無効化処理の如
何にかかわらずＤＭＡ許可を与えるもので、ＦＩＦＯメ
モリ１１がフルになるまで０Ｍパライトを連続して行わ
せることができ、処理速度が向上する。
ＤＭＡライトによりＦＩＦＯメモリ１１がフルになった
とき、待機信号５１が共通バス１０１に出力され、以後
のＤＭＡ要求に対しては、無効化処理が行われて待機が
解除された後ＤＭＡ許可が与えられる。第２図■ 以上のごとく、無効化処理のためのアドレスデータ５０
をＦＩＦＯメモリ１１に蓄積しておき、無効化処理の如
何にかかわらずＤＭＡ許可を与えるもので、ＦＩＦＯメ
モリ１１がフルになるまで０Ｍパライトを連続して行わ
せることができ、処理速度が向上する。
本発明は、無効化処理のためのアドレスデータをＦＩＦ
Ｏメモリに蓄積し、ＦＩＦＯメそりがフルになるまで無
効化処理の如何にかかわらずＤＭＡライトせしめるキャ
ッシュメモリ制御方式を提供するもので、キャッシュメ
モリシステムにおけるＤＭＡの速度改善効果は多大なも
のがある。
Ｏメモリに蓄積し、ＦＩＦＯメそりがフルになるまで無
効化処理の如何にかかわらずＤＭＡライトせしめるキャ
ッシュメモリ制御方式を提供するもので、キャッシュメ
モリシステムにおけるＤＭＡの速度改善効果は多大なも
のがある。
第１図は実施例のキャッシュメモリシステムブロック図
、 第２図は実施例の動作タイムチャート図、第３図は従来
のキャッシュメモリシステムブロック図、 第４図は従来のＤＭＡ動作タイムチャート図、第５図は
他のシステム例を表す図、 第６図はキャッシュメモリ説明図、 である。図中、 １はプロセッサｃｐｕ 。 ２はキャッシュメモリ、 ４はメモリバス制御部、 ５は主メモリ、 ６は入出力制御部、Ｉ １０装置、 ７は共通バス制御部、 ＩＯは無効化処理部、 １１は先入れ先出しメモリ、ＦＩＦＯメそり、５０はア
ドレスデータ、 ５１は待機信号、 ５２は無効化要求信号、バス使用要求、である。
、 第２図は実施例の動作タイムチャート図、第３図は従来
のキャッシュメモリシステムブロック図、 第４図は従来のＤＭＡ動作タイムチャート図、第５図は
他のシステム例を表す図、 第６図はキャッシュメモリ説明図、 である。図中、 １はプロセッサｃｐｕ 。 ２はキャッシュメモリ、 ４はメモリバス制御部、 ５は主メモリ、 ６は入出力制御部、Ｉ １０装置、 ７は共通バス制御部、 ＩＯは無効化処理部、 １１は先入れ先出しメモリ、ＦＩＦＯメそり、５０はア
ドレスデータ、 ５１は待機信号、 ５２は無効化要求信号、バス使用要求、である。
Claims (1)
- 【特許請求の範囲】 主メモリ（５）に格納されたデータの一部が転送されプ
ロセッサ（１）によりアクセスされるキャッシュメモリ
（２）と、主メモリをダイレクトメモリアクセスにより
書込み読出しする入出力制御部（６）と、該入出力制御
部が該主メモリに前記書込みしたとき出力されたアドレ
スデータ（５０）に基づき対応するキャッシュメモリの
データを無効化処理する無効化処理部（１０）と、該プ
ロセッサと該キャッシュメモリとが接続されたメモリバ
ス（１００）のバス競合を制御するメモリバス制御部（
４）と、該主メモリと該入出力制御部とが接続された共
通バス（１０１）のバス競合を制御する共通バス制御部
（７）とを備えるキャッシュメモリシステムにおけるキ
ャッシュメモリ制御方式であって、 前記出力されたアドレスデータ（５０）を格納する先入
れ先出しメモリ（１１）と、 該先入れ先出しメモリに該アドレスデータが格納された
とき該メモリバス制御部に無効化要求信号（５２）を出
力し、該メモリバスの使用許可を得た後該先入れ先出し
メモリより該アドレスデータを出力して該キャッシュメ
モリの無効化処理を行うとともに、前記先入れ先出しメ
モリが無効化未処理のアドレスデータ（５０）でフルに
なったとき該入出力制御部の前記書込みを待機せしめる
待機信号（５１）を該共通バス制御部に出力する無効化
処理部（１０）とを設け、 該先入れ先出しメモリ（１１）に無効化処理するアドレ
スデータ（５０）を蓄積して該入出力制御部の主メモリ
への書込みを許可するとともに、該先入れ先出しメモリ
がフルになったとき該書込みを待機せしめることを特徴
とするキャッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62271312A JP2586061B2 (ja) | 1987-10-27 | 1987-10-27 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62271312A JP2586061B2 (ja) | 1987-10-27 | 1987-10-27 | キャッシュメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01112451A true JPH01112451A (ja) | 1989-05-01 |
| JP2586061B2 JP2586061B2 (ja) | 1997-02-26 |
Family
ID=17498295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62271312A Expired - Fee Related JP2586061B2 (ja) | 1987-10-27 | 1987-10-27 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586061B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06309230A (ja) * | 1993-04-23 | 1994-11-04 | Hitachi Ltd | バススヌ−プ方法 |
| US6345320B1 (en) | 1998-03-20 | 2002-02-05 | Fujitsu Limited | DMA address buffer and cache-memory control system |
-
1987
- 1987-10-27 JP JP62271312A patent/JP2586061B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06309230A (ja) * | 1993-04-23 | 1994-11-04 | Hitachi Ltd | バススヌ−プ方法 |
| US6345320B1 (en) | 1998-03-20 | 2002-02-05 | Fujitsu Limited | DMA address buffer and cache-memory control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2586061B2 (ja) | 1997-02-26 |
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