JPH0784971A

JPH0784971A - コンピュータシステム

Info

Publication number: JPH0784971A
Application number: JP5181945A
Authority: JP
Inventors: Atsushi Date; 厚伊達
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-06-28
Filing date: 1993-06-28
Publication date: 1995-03-31

Abstract

(57)【要約】【目的】各プロセッサにより実行される制御データが
共有メモリのどのアドレスに存在していてもキャッシュ
のヒット率の向上および共有要素の有効利用によるシス
テムの向上を図ることが可能なコンピュータシステムを
提供する。【構成】ＣＰＵ１２がアクセスを開始し、キャッシュ
ミスが起きると、キャッシュコントローラ１４は、メモ
リコントローラ７に対して、ブロックタグメモリ８およ
びメインメモリ９に記憶されているブロックタグの付加
された制御データを全て検索する要求を出力する。メモ
リコントローラ７は、その検索要求に対して検索を行う
と共に、順にブロックタグの内容を検出し、その内容が
ＣＰＵ１２が処理する可能性の高い制御データである場
合には、キャッシュコントローラ１４に対して、その制
御データをキャッシュメモリ１３に書き込む書き込み要
求を出力し、その要求に応じて、その制御データが書き
込まれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサおよ
びその各プロセッサに共有されるメモリ等の共有要素を
有する並列処理コンピュータシステムに関する。

【０００２】

【従来の技術】従来、単一のプロセッサに集中されてい
た処理機能や制御機能等を複数のプロセッサに分割し、
分散・共同処理によって制御処理を行う並列処理システ
ムと称呼されるコンピュータシステムが知られている。
例えば、この従来の並列処理システムとして、複数のプ
ロセッサが共有バスを介して主記憶装置を共有し、複数
のプロセッサがその共有するメモリにアクセスすること
により制御処理を行うように構成されているものがあ
る。

【０００３】この従来の並列処理システムにおいて、共
有メモリに対して複数のプロセッサのアクセスが競合す
る場合があり、このアクセスの競合をできるだけ低減さ
せることがシステム性能を向上させるためには必要不可
欠である。この課題を解決する手段として、複数のプロ
セッサの各々にキャッシュメモリを備え、各プロセッサ
が一度アクセスした共有メモリの制御データをキャッシ
ュメモリに保持し、各プロセッサが再度同一データをア
クセスする場合に、共有メモリに代えてキャッシュメモ
リからそのデータを読み出すことにより、共有メモリに
対するアクセス回数を低減させる方法が提案されてい
る。

【０００４】さらに、キャッシュメモリのヒット率を向
上させるために、キャッシュミスのときに主記憶装置か
らキャッシュメモリに取り込む制御データのブロックサ
イズをプロセッサが一回の処理に必要なデータサイズよ
り大きく設定する方法も提案されている。この方法によ
れば、キャッシュミスを起こした制御データの次に処理
する制御データが、キャッシュミスを起こした制御デー
タの近傍、即ち、取り込んだブロック内に存在している
場合に、キャッシュミスの連続発生が回避され、プロセ
ッサは共有メモリに対するアクセス回数を低減させるこ
とができ、システムの向上を図ることが可能となる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来のコンピュータシステムにおいて、複数のプロセッサ
の各々に単にキャッシュメモリを備えただけの方法で
は、各プロセッサが同一の制御データを複数回アクセス
した場合には共有メモリへのアクセス回数の低減効果を
享受することができるが、一回のみのアクセスによるア
クセス競合には全く効果を奏しないという問題があっ
た。

【０００６】また、キャッシュメモリに取り込む制御デ
ータのブロックサイズを大きくする方法では、一般に、
一回のキャッシュミスの処理によりキャッシュメモリに
取り込まれる制御データのブロックサイズは、プロセッ
サの１回の処理に必要なデータ量の１６倍程度であり、
このブロックの転送が終了した後は、たとえバスの使用
率が低い状態が続いても、次のキャッシュミス処理まで
はデータ転送の要求がなされず、データ転送が行われな
い無駄な時間が生じていた。

【０００７】さらに、このブロックサイズを大きくする
方法では、例えば、キャッシュミスを起こした制御デー
タの次にプロセッサが処理する制御データが、キャッシ
ュミスにより取得したブロック以外のアドレスに存在す
る制御データであるとき、即ち、プロセッサのアクセス
が離散したアドレスに存在する制御データに対して行わ
れる場合には、かえって通常のキャッシュメモリによる
制御方法の方がブロック転送を行う方法よりシステム性
能が良いときがあるという問題があった。

【０００８】本発明は、上記問題に鑑みてなされたもの
で、各プロセッサにより実行される制御データが共有メ
モリのどのアドレスに存在していてもキャッシュのヒッ
ト率の向上および共有要素の有効利用によるシステムの
向上を図ることが可能なコンピュータシステムを提供す
ることを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
本発明は、複数のプロセッサと、該各プロセッサに付随
して設けられたキャッシュメモリと、各プロセッサによ
り共有され、各プロセッサが実行する複数の制御データ
から成る制御情報を記憶する主記憶装置とを備えた並列
処理システムにおいて、前記制御データに付加情報を付
加する付加情報付加手段と、該付加情報付加手段により
付加情報が付加された制御データを前記主記憶装置に書
き込む書き込み手段と、前記付加情報付加手段により付
加された付加情報を検出する検出手段と、前記主記憶装
置に記憶された全ての付加情報を検索する検索手段と、
該検索手段により検索された全ての付加情報から前記検
出手段により所定の付加情報を検出し、該所定の付加情
報が付加された制御データを当該プロセッサに対応する
キャッシュメモリに書き込むキャッシュメモリ書き込み
手段とを有することを特徴とする。

【００１０】具体的には、前記付加情報付加手段は、前
記付加情報としてブロックタグを付加するブロックタグ
付加手段であり、前記各プロセッサは、ブロックタグを
格納するためのブロックタグレジスタと、該ブロックタ
グレジスタに任意の値を書き込む書き込み命令と、前記
制御データに付加されたブロックタグを参照する参照命
令とを有し、前記ブロックタグ付加手段は、前記書き込
み命令であり、前記検索手段は、前記参照命令であるこ
とを特徴とする。

【００１１】

【作用】本発明は上記構成により、付加情報付加手段に
より制御データに付加情報が付加され、書き込み手段に
より付加情報が付加された制御データが主記憶装置に記
憶され、プロセッサがその記憶された制御データに従っ
て処理を開始すると、検索手段により全ての付加情報が
検索され、検出手段により所定の付加情報が検出され、
キャッシュメモリ書き込み手段によりその所定の付加情
報が付加された制御データがキャッシュメモリの所定の
位置に書き込まれる。

【００１２】具体的には、各プロセッサは、書き込み命
令により任意の値をブロックタグレジスタに書き込み、
その結果を制御情報とともに主記憶装置に記憶し、各プ
ロセッサがその記憶された制御情報に従って処理を開始
すると、参照命令により全てのブロックタグから所定の
ブロックタグが検索され、キャッシュメモリ書き込み手
段によりその所定のブロックタグが付加された制御デー
タがキャッシュメモリの所定のアドレスに書き込まれ
る。

【００１３】

【実施例】以下、本発明の実施例を図面に基づき詳細に
説明する。

【００１４】図１は、本発明に係るコンピュータシステ
ムの一実施例の概略構成を示すブロック図である。同図
において、本実施例のコンピュータシステムは、ＣＰＵ
およびキャッシュメモリ等から成るプロセッサエレメン
ト１〜４と、プロセッサエレメント１〜４がシステムバ
ス５を同時にアクセスした場合に、バスの使用を調停す
るバスアービタ６と、詳細は後述するメモリコントロー
ラ７と、本発明の特徴を成すブロックタグを記憶するブ
ロックタグメモリ８と、プロセッサエレメント１〜４の
制御プログラムやデータ等を記憶するメインメモリ９
と、外部ディスク装置１０と、外部ディスク装置１０と
システムバス５との間のデータ転送を行う入出力コント
ローラ（以下、「Ｉ／Ｏコントローラ」という）１１と
により構成されている。

【００１５】プロセッサエレメント１〜４、バスアービ
タ５、メモリコントローラ７、ブロックタグメモリ８、
メインメモリ９、Ｉ／Ｏコントローラ１１は、システム
バス５を介して、相互に接続されている。

【００１６】ここで、プロセッサエレメント１は、ＣＰ
Ｕ１２と、ＣＰＵ１２に付随するキャッシュメモリ１３
と、キャッシュメモリ１３を制御するキャッシュメモリ
コントローラ１４と、プロセッサエレメント１の内部バ
ス１５を制御するバスコントローラ１６と、内部バス１
５とシステムバス５とのインターフェースをとるバスイ
ンタフェース１７とにより構成されている。ここで、バ
スコントローラ１６は、ＣＰＵ１２がアクセスするアド
レスを常にデコードして監視し、その結果システムバス
５へのアクセスが必要な場合には、バスアービタ６に対
してバスの獲得を要求し、バスが獲得されると、システ
ムバス５にデータを出力し、例えば、メインメモリ９等
の外部要素に対するアクセスを開始する。これは、一般
のバスコントローラの機能であり、公知である。

【００１７】また、キャッシュメモリ１３は、タグアド
レスを格納するタグアドレス部と、ブロックタグを格納
するブロックタグ部と、制御データを格納するデータ部
とから成り、例えば、ＳＲＡＭにより構成される。

【００１８】なお、プロセッサエレメント２〜４も、プ
ロセッサエレメント１と同様の構成を有し、本実施例の
コンピュータシステムは、４個のプロセッサエレメント
１〜４から成る４プロセッサ構成のマルチプロセッサシ
ステムを採用した。しかし、本発明は、プロセッサの数
が４個の場合に限定されるものではない。

【００１９】図２は、図１のブロックタグメモリ８およ
びメインメモリ９に記憶されている内容の一例を示すメ
モリマップであり、左から順に、物理アドレス、ブロッ
クタグメモリ８の内容、メインメモリ９の内容を示して
いる。本実施例では、プロセッサエレメント１〜４のＣ
ＰＵによりアドレスがアクセスされると、指定されたア
ドレスにおけるブロックタグメモリ８およびメインメモ
リ９の内容がともに出力されるような構成になってい
る。即ち、本実施例で扱うデータのデータ構造は、メイ
ンメモリ９に記憶されたデータ（内容）の各々に１個の
ブロックタグデータが付加されたデータ構造を採ってい
る。

【００２０】さらに、本実施例では、ブロックタグメモ
リ８およびメインメモリ９はともに物理アドレスが０ｈ
番地から０００ＦＦＦＦＣｈ番地まで割り当てられてお
り、物理アドレスが４バイト毎に、ブロックタグメモリ
８は２バイトのデータ（ブロックタグ）を有し、メイン
メモリ９は４バイトのデータ（プログラム、テーブルデ
ータ等）を有している。ここで、ｈは、１６進数である
ことを示している。

【００２１】例えば、物理アドレスが０ｈ番地のとき、
ブロックタグメモリ８のメモリ内容は“００００ｈ”で
あり、メインメモリ９のメモリ内容も“０００００００
０ｈ”となっている。また、物理アドレスが４ｈ番地の
とき、ブロックタグメモリ８およびメインメモリ９のメ
モリ内容は、それぞれ“００００ｈ”，“００ＦＦ０Ｆ
００ｈ”であり、物理アドレスが０Ａｈ番地のとき、ブ
ロックタグメモリ８およびメインメモリ９のメモリ内容
は、それぞれ“０００１ｈ”，“９ＡＢＣＤＥＦ０ｈ”
である。即ち、前述したように、メインメモリ９の各４
バイトデータに、２バイトのブロックタグが付加される
構成になっている。

【００２２】以下、ブロックタグメモリ８およびメイン
メモリ９には、図２のメモリマップに示すデータが予め
格納されているものとして説明を継続する。

【００２３】図３は、図１のプロセッサエレメント１の
詳細な構成を示すブロック図である。

【００２４】前述したように、プロセッサエレメント１
は、ＣＰＵ１２と、キャッシュメモリ１３と、キャッシ
ュメモリコントローラ１４と、バスコントローラ１６
と、バスインタフェース１７とにより構成され、各要素
は、内部バス１５により相互に接続されている。

【００２５】内部バス１５は、ＣＰＵ１２が実行する制
御データ等を伝送するデータバスＢ１と、ブロックタグ
の伝送を行うブロックタグバスＢ２と、アドレスバスＢ
３と、コントロールバスＢ４と、その他内部バスの調停
に使用されるコントロール信号から成るバスＢ５とによ
り構成されている。ここで、コントロールバスＢ４は、
アドレスバスＢ３に有効なアドレスが出力されているこ
とを示すアドレスストローブ信号（／ＡＳ）と、ＣＰＵ
１２のアクセスがメモリの読み出しサイクルであるか書
き込みサイクルであるかを示すリード／ライト信号（Ｒ
／／Ｗ）と、ＣＰＵ１２に直前にアクセスしたアドレス
と同一のアドレスのアクセスを要求するリトライ信号
（／ＲＥＴＲＹ）と、アクセスが終了したことを示すタ
ーミネーション信号（／ＳＴＥＲＭ）と、キャッシュメ
モリの読み込みが終了したことを示す確認信号（／ＡＣ
Ｋ）とにより構成される。また、バスＢ５は、内部バス
使用権要求信号／ＢＲと、内部バス使用権許可信号／Ｂ
Ｇと、内部バス許可確認信号／ＢＧＡＣＫとにより構成
される。

【００２６】ＣＰＵ１２とバスインタフェース１７と
は、データバスＢ１，ブロックタグバスＢ２，アドレス
バスＢ３，コントロールバスＢ４を介して相互に接続さ
れ、同様に、バスインタフェース１７とシステムバス５
とは、この４種類のバスを介して相互に接続されてい
る。

【００２７】キャッシュメモリ１３は、３２Ｋバイト容
量のダイレクトマッピング方式のライトスルーキャッシ
ュであり、そのアドレス入力には、アドレスバスＢ３の
Ａ２〜Ａ１４のアドレスが供給され、そのアドレスタグ
部のデータ入力には、アドレスバスＢ３の上位２バイト
（Ａ１５〜Ａ３１）が供給される。さらに、キャッシュ
メモリ１３のブロックタグ部およびデータ部のデータ入
力は、それぞれ、ブロックタグバスＢ２およびデータバ
スＢ１に接続される。即ち、キャッシュメモリ１３から
は、アドレスバスＢ３のＡ２〜Ａ１４ビットにより指定
されたアドレスに応じて、アドレスタグ部、ブロックタ
グ部、データ部の内容が読み書きされる。

【００２８】キャッシュメモリ１３のアドレスタグ部の
データ出力は、コンパレータ１８の一入力端子に供給さ
れ、コンパレータ１８の他の入力端子には、前記アドレ
スバスＢ３の上位２バイトが供給される。コンパレータ
１８は、その出力信号／ＨＩＴをキャッシュメモリコン
トローラ１４に供給し、入力されたアドレスタグ部のデ
ータ出力とアドレスバスＢ３の上位２バイトとを比較し
て、一致したとき、即ちキャッシュヒットしたときには
信号／ＨＩＴをロウレベルにし、一致しなかったとき、
即ちキャッシュミスしたときには信号／ＨＩＴをハイレ
ベルにして、キャッシュメモリコントローラ１４にキャ
ッシュヒットがあったか否かを伝達する。

【００２９】キャッシュメモリコントローラ１４は、コ
ントロールバスＢ４を介して、ＣＰＵ１２およびバスイ
ンタフェース１７と各種制御情報の送受信を行い、前記
信号／ＨＩＴおよび各種制御情報に基づいて、キャッシ
ュメモリ１３に対してメモリの書き込み要求信号／ＣＲ
ＡＭＷを出力する。

【００３０】バスコントローラ１６は、アドレスバスＢ
３に接続され、また、前記バスＢ５を介してＣＰＵ１２
に接続されている。また、バスコントローラ１６は、図
１のメモリコントローラ７により出力され、キャッシュ
メモリ１３に対して書き込み要求を行うためのキャッシ
ュライト信号／ＣＷＲ１を伝送する信号線および図１の
システムバスアービタ６に対してシステムバス５を開放
する要求・確認を行うための３種類の信号Ｒ，Ｇ，ＢＢ
を伝送する信号線を介して、システムバス５に接続さ
れ、バスＢ１〜Ｂ４の開放を行う制御信号ＢＣＮＴを伝
送する信号線を介して、バスインタフェース１７に接続
され、キャッシュメモリ１３に対する書き込み要求を行
う信号／ＭＥＭＷＲを伝送する信号線を介して、キャッ
シュメモリコントローラ１４に接続されている。

【００３１】ここで、バスＢ５は、前記３種類の信号／
ＢＲ，／ＢＧ，／ＢＧＡＣＫから成り、これと同様に、
前記信号Ｒ，Ｇ，ＢＢは、それぞれシステムバス５に対
するバス使用権要求信号、バス使用権許可信号、バス許
可確認信号を示す。この３種類の信号／ＢＲ，／ＢＧ，
／ＢＧＡＣＫおよび信号Ｒ，Ｇ，ＢＢを使用して、ＣＰ
Ｕ１２およびバスコントローラ１６は周知の３線ハンド
シェイク制御によりデータ伝送を行う。

【００３２】バスコントローラ１６は、ＣＰＵ１２が出
力するアクセスアドレスを常時デコードして監視し、そ
の結果システムバス５へのアクセスが必要な場合には、
信号Ｒによりシステムバスアービタ６に対してバス使用
権要求を出力する。その後、信号Ｇによりシステムバス
５の獲得が報告されると、バスコントローラ１６は、シ
ステムバス５に信号ＢＢを出力するとともに、バスイン
タフェース１７に信号ＢＣＮＴを出力し、プロセッサエ
レメント１の内部バスＢ１〜Ｂ４のシステムバス５への
接続を行う。これにより、外部の要素へのアクセスが可
能になる。さらに、バスコントローラ１６は、メモリコ
ントローラ７により出力されるキャッシュライト要求信
号／ＣＷＲ１に基づいて、ＣＰＵ１２にプロセッサエレ
メント１の内部バスＢ１〜Ｂ４の開放を要求し、バスが
獲得されるとキャッシュメモリコントローラ１４にキャ
ッシュメモリ１３に対する書き込み要求を行う機能が付
加されている。

【００３３】図４は、図３のＣＰＵ１２の詳細な構成を
示すブロック図である。

【００３４】なお、同図は、プロセッサエレメント１の
ＣＰＵ１２の詳細な構成を示しているが、他のプロセッ
サエレメント２〜４のＣＰＵも同一構成を成す。

【００３５】ＣＰＵ１２は、命令実行部２１と、マルチ
プレクサ（ＭＵＸ）２２と、内蔵メモリ管理ユニット
（ＭＭＵ）２３と、ブロックタグの読み書きを行うブロ
ックタグレジスタ２４と、前記プロセッサエレメント１
の内部バスＢ１〜Ｂ５とＣＰＵ１２の内部バスとのイン
ターフェースを取るためのバスインターフェース２５と
により主として構成されている。

【００３６】ここで、命令実行部２１は、例えば、命令
フェッチ部（ＩＦ）、デコード部（ＤＥＣＯＤＥ）、オ
ペランドフェッチ部（ＯＦ）、実行部（ＥＸＥＣ）、ラ
イトバック部（ＷＢ）から成り、一般のＣＰＵが実行す
る制御方法により制御を行う。なお、ＣＰＵ１２を構成
する要素の内、ブロックタグレジスタ２４以外の要素
は、一般のＣＰＵに備わっているものであり、各要素は
内部バスにより相互に接続されている。

【００３７】ＣＰＵ１２は、ＢＬＫＬ命令により、ブロ
ックタグレジスタ２４に任意のブロックタグを書き込む
ことができ、図１のブロックタグメモリ８にそのブロッ
クタグを書き込む場合には、そのブロックタグをブロッ
クタグバスＢ２に出力する。また、ＣＰＵ１２は、ＢＬ
ＫＲ命令により、ブロックタグメモリ８に記憶された任
意のアドレスのブロックタグをＣＰＵ１２の内部の汎用
レジスタ（図示せず）に読み込むことができる。この読
み込み方法は、まず、所望のアドレスを指定してブロッ
クタグメモリ８の内容を読み出す。このとき、実際に
は、メインメモリ９に対する記憶内容の読み出しが行わ
れ、その記憶内容に付随して、同一アドレスに記憶され
ているブロックタグメモリ８のブロックタグが読み出さ
れる。該ブロックタグは、システムバス５内のブロック
タグバスに出力された後、プロセッサエレメント１内の
ブロックタグバスＢ２に伝送される。次に、ＣＰＵ１２
は、そのブロックタグバスＢ２の内容をブロックタグレ
ジスタ２４に読み込み、続いて内部のデータ転送により
汎用レジスタに転送する。

【００３８】なお、後述するように、本実施例ではブロ
ックタグレジスタ２４の機能は使用せず、ブロックタグ
を生成する場合には、外付けのＣＰＵ（図示せず）を使
用し、また、ブロックタグを検出または検索する場合に
は、メモリコントローラ７を使用しているが、云うまで
もなく、ブロックタグの生成または検出・検索をＣＰＵ
１２を使用して行うこともできる。

【００３９】図５は、図３のキャッシュメモリコントロ
ーラの詳細な構成を示すブロック図である。

【００４０】キャッシュメモリコントローラ１４は、図
３で説明した４種類の入力制御信号（／ＭＥＭＷＲ，／
ＡＳ，／ＨＩＴ，Ｒ／／Ｗ）により、制御信号／ＲＥＴ
ＲＹ，ＲＥＡＤＨＩＴ（／ＳＴＥＲＭ），ＷＲＩＴＥＨ
ＩＴ，ＭＥＭＷＲＩＴＥ（／ＡＣＫ）を生成するための
ＯＲゲート３１〜３４と、ＯＲゲート３１の出力信号／
ＲＥＴＲＹを信号／ＡＳにより同期を取って出力するた
めのＤフリッププロップ３５と、該Ｄフリッププロップ
３５と信号／ＡＳとの論理和を採ることにより信号ＲＥ
ＰＬＡＣＥを生成するためのＯＲゲート３６と、該信号
ＲＥＰＬＡＣＥ，前記信号ＷＲＩＴＥＨＩＴ，ＭＥＭＷ
ＲＩＴＥの論理積を採ることにより信号／ＣＲＡＭＷを
生成するためのＡＮＤゲート３７とにより構成される。

【００４１】以上のように構成されたプロセッサエレメ
ント１の動作を、図２および図３を参照して説明する。

【００４２】図３において、ＣＰＵ１２が任意のアドレ
ス、例えば、図２の０００ＦＦＦＦ４ｈ番地のアドレス
をアクセスすると、そのＡ２〜Ａ１４のビットのアドレ
ス、即ち、“３ＦＦＤｈ”によって指定されるキャッシ
ュメモリ１３のアドレスタグ部の内容がコンパレータ１
８に入力され、コンパレータ１８のもう一方の入力であ
る上位ビット（Ａ１５〜Ａ３１）、即ち、“０００Ｆ
ｈ”と比較される。その結果、一致した場合には信号／
ＨＩＴがロウレベルとなり、キャッシュメモリ１３に記
憶されたブロックタグ部およびデータ部の内容がそれぞ
れバスＢ２，Ｂ３に出力される。

【００４３】一方、一致しない場合には信号／ＨＩＴが
ハイレベルとなり、キャッシュメモリコントローラ１４
に、ＣＰＵ１２の再アクセスを要求し、続いて、ＣＰＵ
１２は、再度、同一アドレスに対するアクセスを実行す
る。このアクセスによって、信号／ＣＲＡＭＷがロウレ
ベルになり、ブロックタグメモリ８およびメインメモリ
９から読み出された結果がキャッシュメモリ１３のブロ
ックタグ部およびデータ部に書き込まれ、そのアドレス
の上位ビットである“０００Ｆｈ”がキャッシュメモリ
１３のアドレスタグ部に書き込まれる。以上の動作は、
キャッシュメモリの一般の動作であり、公知である。

【００４４】更に、本発明におけるキャッシュメモリコ
ントローラ１４には、バスコントローラ１６からメモリ
書き込み要求信号／ＭＥＭＷＲが入力され、後述するよ
うに、メモリコントローラ７からプロセッサエレメント
１のキャッシュメモリ１３に対する書き込み要求（信号
／ＣＷＲ１）がなされた場合に、バスコントローラ１６
によりその要求が処理される。即ち、バスコントローラ
１６は、ＣＰＵ１２に対して内部バスＢ１〜Ｂ４の獲得
要求を行い、バスの獲得が終了すると、前記信号ＢＣＮ
Ｔを介してバスインタフェース１７を開きシステムバス
５内のデータ、アドレス、ブロックタグ、コントロール
の各信号を内部バスに反映し、信号／ＭＥＭＷＲをロウ
レベルにする。キャッシュメモリコントローラ１４は、
信号／ＭＥＭＷＲがロウレベル且つ信号／ＡＳがロウレ
ベルになると、信号／ＣＲＡＭＷをロウレベルにしてキ
ャッシュメモリ１３にバス上のブロックタグおよびデー
タを書き込み、同時に信号／ＡＣＫを返し、メモリコン
トローラ７に書き込み要求の終了を知らせる。

【００４５】以上の動作により、メモリコントローラ７
から書き込み要求がなされた場合に、システムバス５に
存在するデータが所望のキャッシュメモリに書き込まれ
る。

【００４６】図６は、図１のメモリコントローラ７の詳
細な構成を示すブロック図である。

【００４７】メモリコントローラ７は、プロセッサエレ
メント１〜４の各ＣＰＵがメインメモリ９に対して行う
読み出し要求を監視し、読み出し要求がなされると、そ
のアドレス、ブロックタグ、要求を行ったＣＰＵ番号等
を保持するスヌーパラッチ回路４１と、詳細は後述する
ダイナミックアロケーションコントローラ４２と、該ダ
イナミックアロケーションコントローラ４２によるシス
テムバス５の獲得要求に対してその獲得を行うバスコン
トローラ４３と、ダイナミックアロケーションコントロ
ーラ４２によって制御され、ブロックタグメモリ８およ
びメインメモリ９のバスをダイナミックアロケーション
コントローラ４２またはシステムバス５の何れか一方若
しくは両方に接続するバスインタフェース４４，４５
と、ダイナミックラム（ＤＲＡＭ）のアドレスの生成お
よびリフレッシュ等を行うＤＲＡＭコントローラ４６と
により構成されている。さらに、ＤＲＡＭコントローラ
４６には、ダイナミックアロケーションコントローラ４
２により信号／ＲＥＡＤが出力されると、ブロックタグ
メモリ８およびメインメモリ９を強制的にリード状態に
する機能も付加されている。

【００４８】図７は、図６のスヌーパラッチ回路４１の
詳細な構成を示すブロック図である。

【００４９】スヌーパラッチ回路４１は、システムバス
５内のアドレスバスに接続されてアドレス内容をデコー
ドするデコード回路５１と、同様にアドレスバスに接続
されてアドレス内容をラッチするアドレスラッチ回路５
２と、システムバス５内のブロックタグデータバスに接
続されてブロックタグをラッチするブロックタグラッチ
回路５３と、前記読み出し要求を行ったＣＰＵ番号をラ
ッチするＣＰＵＩＤラッチ回路５４とにより主として構
成されている。

【００５０】デコード回路５１は、アドレスバスのアド
レスを常に監視し、アドレスがバスに出力されていると
きに、ロウレベルを出力する。デコード回路５１の出力
は、４入力ＯＲゲート５５の一入力端子に接続され、他
の３入力端子には、システムバス５内のコントロールバ
スにより伝送される前記信号Ｒ／／Ｗがインバータ５６
によって反転された反転信号と、前記信号／ＡＳと、Ｒ
Ｓフリップフロップ５７の出力Ｑがインバータ５８によ
り反転された反転信号とが供給され、ＯＲゲート５５の
出力は、ＲＳフリップフロップ５７の入力Ｒに供給さ
れ、ＲＳフリップフロップ５７の入力Ｓには、図５のダ
イナミックアロケーションコントローラ４２の出力／Ｒ
ＥＳＥＴが供給される。

【００５１】ＲＳフリップフロップ５７の出力Ｑは、前
記アドレスラッチ回路５２およびＣＰＵＩＤラッチ回路
５４のクロック入力として使用されるとともに、システ
ムバス５内のコントロールバスの前記信号／ＡＣＫを検
出するためのアクノリッジ信号検出回路５９を介して、
ブロックタグラッチ回路５３のクロック入力として使用
され、さらに、後述するダイナミックアロケーションコ
ントローラ４２を構成するシーケンサの状態を遷移させ
るための信号／ＳＴＡＲＴとしてダイナミックアロケー
ションコントローラ４２に供給される。

【００５２】アドレスラッチ回路５２はラッチアドレス
をダイナミックアロケーションコントローラ４２に出力
し、同様に、ブロックタグラッチ回路５３およびＣＰＵ
ＩＤラッチ回路５４は、それぞれラッチブロックタグお
よびラッチＣＰＵＩＤをダイナミックアロケーションコ
ントローラ４２に出力する。

【００５３】しかして、前記プロセッサエレメント１〜
４の内、何れかのＣＰＵがメインメモリ９に対して読み
出し要求を行うと、信号Ｒ／／Ｗがハイレベルとなるた
め、ＯＲゲート５５の出力はロウレベルになり、ＲＳフ
リップフロップ５７の出力Ｑはハイレベルになる。これ
に依って、前記ＣＰＵが読み出し要求を行ったアドレス
がアドレスラッチ回路５２にラッチされ、そのＣＰＵ番
号ＣＰＵＩＤがＣＰＵＩＤラッチ回路５４にラッチされ
る。さらに、読み出し要求によりメインメモリ９の内容
が読み出され、これと同時に、同一アドレスのブロック
タグメモリ８のブロックタグが読み出されると、該ブロ
ックタグがアクノリッジ信号（ＡＣＫ）検出回路５８の
出力に同期してブロックタグラッチ回路５３にラッチさ
れる。なお、一度、各ラッチ回路にラッチされたデータ
は、前記信号／ＲＥＳＥＴが入力されるまで変化せずに
保持される。

【００５４】図８は、図６のダイナミックアロケーショ
ンコントローラ４２の詳細な構成を示すブロック図であ
る。

【００５５】ダイナミックアロケーションコントローラ
４２は、例えばシーケンサ構成用ＰＡＬにより構成され
たシーケンサ６１と、スヌーパラッチ回路４１から出力
されるラッチアドレスをロードし、該アドレスのカウン
トアップを行うアドレスカウンタ６２と、２個のコンパ
レータ６３，６４とにより主として構成されている。

【００５６】シーケンサ６１には、前記スヌーパラッチ
回路４１から前記信号／ＳＴＡＲＴが入力され、前記バ
スコントローラ４３からバス使用権許可信号ＧＲＡＮＴ
が入力され、前記バスインタフェース４４を介して、シ
ステムバス５内のコントロールバスの信号／ＡＣＫ，／
ＡＳが入力される。また、シーケンサ６１は、前記信号
／ＲＥＳＥＴをスヌーパラッチ回路４１に出力し、バス
使用権要求信号ＲＥＱＵＥＳＴをバスコントローラ４３
に出力し、バスの接続制御を行う制御信号ＢＵＳＣＯＮ
Ｔ１，ＢＵＳＣＯＮＴ２をそれぞれバスインタフェース
４４，４５に出力し、前記信号／ＲＥＡＤをＤＲＡＭコ
ントローラ４６に出力する。さらに、シーケンサ６１
は、前記ラッチアドレスをロードするための信号ＬＯＡ
Ｄおよび前記カウントアップを行うためのカウントクロ
ック（ＣＯＵＮＴＣＬＯＣＫ）をアドレスカウンタ６
２に出力し、書き込み要求信号／ＣＷＲ１〜４を制御す
るための信号／ＷＲＩＴＥをＯＲゲート６５〜６８の一
入力端子に出力する。

【００５７】ＯＲゲート６５〜６８の他の入力端子に
は、それぞれ前記ラッチされたＣＰＵ番号ＣＰＵＩＤ
（／ＣＰＵ１〜４）が入力され、ＯＲゲート６５〜６８
は、入力信号／ＷＲＩＴＥ，ＣＰＵＩＤに応じて、プロ
セッサエレメント１〜４の何れかのＣＰＵに対して、そ
の付随するキャッシュメモリにブロックタグメモリ８お
よびメインメモリ９から読み出された内容を書き込むた
めの書き込み要求信号（／ＣＷＲ１〜４）を出力する。

【００５８】前記アドレスカウンタ６２は、カウントし
たアドレスをバスインタフェース４５に出力するととも
に、コンパレータ６４の一入力端子に出力し、コンパレ
ータ６４は、そのアドレス値と他の入力端子に入力され
たＥＮＤアドレス出力回路６９の出力値とを比較し、そ
の比較結果を信号／ＥＮＤとしてシーケンサ６１に出力
する。本実施例では、ＥＮＤアドレス回路６９は、メイ
ンメモリ９の最終アドレス、即ち、“０００ＦＦＦＦＣ
ｈ”に設定されている。

【００５９】また、コンパレータ６３は、その２つの入
力端子に入力された前記スヌーパラッチ回路４１からの
ラッチブロックタグとバスインタフェース４４により供
給されたシステムバス５内のブロックタグバスの信号Ｂ
ＬＯＣＫＴＡＧとを比較し、その比較結果を信号／ＭＡ
ＴＢＬＫとしてシーケンサ６１に出力する。

【００６０】次に、以上のように構成されたコンピュー
タシステムの処理動作を説明する。

【００６１】本発明に係るコンピュータシステムは、例
えば、ＵＮＩＸ等のマルチタスク処理可能なオペレーテ
ィングシステムが実装され、各プロセス単位または各モ
ジュール単位で複数のプロセッサに処理を分担する並列
処理システムを想定しているが、もちろん、本発明はこ
のシステム構成に制限されるものではない。

【００６２】まず、本実施例のコンピュータシステム上
で動作するプログラムの作成方法等について説明する。

【００６３】プログラマは、同一のプロセッサ（本実施
例では、プロセッサエレメント１〜４）で実行する可能
性の高い一連のプログラムに対して同一のブロックタグ
を設定するようにアセンブラに対する宣言を行う。な
お、高級言語のコンパイラの場合には、このブロックタ
グ番号の宣言は自動的に行うことも可能である。本実施
例において使用するアセンブラは、例えば、図４で説明
したようなＣＰＵにより機械語を生成するもので、その
動作時にブロックタグを付加する宣言を検出すると、前
記ＢＬＫＬ命令により、その宣言されたブロックタグを
前記ブロックタグレジスタに書き込み、該書き込まれた
ブロックタグを実行モジュールである生成された機械語
コードに付加して、不図示のワーキングメモリまたはフ
ァイル等に書き込むような制御を行う。

【００６４】また、プログラマは、既にメインメモリ９
に記憶された制御データを書き換える場合に、前記ＢＬ
ＫＲ命令により、該制御データに付加されたブロックタ
グを読み出して、新たに生成される制御データに該ブロ
ックタグを付加するようにプログラムすることも可能で
ある。

【００６５】以上のようにして、ブロックタグの付加さ
れたプログラムやテーブルデータ等（制御データ）が生
成され、該制御データは、図１のＩ／Ｏコントローラ１
１を介して、外部ディスク装置１０に格納される。この
とき、Ｉ／Ｏコントローラ１１はブロックタグを制御デ
ータ（プログラム、テーブルデータ等）の一部として扱
うことにより外部ディスク装置１０に格納し、一方、外
部ディスク装置１０からブロックタグの付加された制御
データを読み出すときには、ブロックタグをシステムバ
ス５のブロックタグバスに出力し、制御データをシステ
ムバス５のデータバスに出力する。これにより、ブロッ
クタグおよび制御データは、それぞれブロックタグメモ
リ８およびメインメモリ９に格納される。

【００６６】本実施例では、以上の処理をＩ／Ｏコント
ローラ１１に独立した不図示のプロセッサを使用して行
っているが、これに限らず、例えば前記ＣＰＵ１２を使
用して行うようにしてもよい。

【００６７】次に、実際に、本実施例のコンピュータシ
ステムが、以上のようにして生成されたプログラム（制
御データ）を実行するときの処理動作を図９を参照して
説明する。

【００６８】図９は、図８のシーケンサ６１の状態の遷
移を示す状態遷移図である。

【００６９】まず、プロセッサエレメント１〜４内の何
れかのＣＰＵが、Ｉ／Ｏコントローラ１１に対して、外
部ディスク装置１０に格納されているファイル（プログ
ラム）のロードを要求する。この要求に対して、前述し
たように、Ｉ／Ｏコントローラ１１は、外部ディスク装
置１０から所望のファイルを検索し、そのファイルから
ブロックタグとデータとを分離して、ブロックタグバス
およびデータバスを介して、それぞれブロックタグメモ
リ８およびメインメモリ９の指定アドレスに書き込みを
行う。ファイルの全てのデータの書き込みが終了するす
ると、Ｉ／Ｏコントローラ１１は、プロセッサエレメン
ト１〜４の全てのＣＰＵに対して割り込みを発生させ
る。この書き込み終了の割り込みにより、各ＣＰＵは各
プロセッサエレメント１〜４内のキャッシュメモリの内
容を全て初期化する。

【００７０】次に、プロセッサエレメント１〜４の何れ
かのＣＰＵが、メインメモリ９に格納されたプログラム
に従って処理動作を開始する。例えば、プロセッサエレ
メント１のＣＰＵ１２が、処理動作を開始したものとし
て説明を続ける。

【００７１】ＣＰＵ１２は、メインメモリ９に格納され
たプログラムのスタートアドレスから命令コードのフェ
ッチを開始する。説明の都合上、スタートアドレスは物
理アドレスの０番地であるとし、最初にＣＰＵ１２は０
番地の命令コードをフェッチするものとする。

【００７２】以上説明したようなＣＰＵ１２が処理を開
始するまでの一連の処理は、一般にオペレーティングシ
ステムにより行われるため、その詳細な説明は省略し、
以下、オペレーティングシステムの処理がある程度進行
して、ユーザープログラムのローディングが行われ、プ
ロセッサエレメント１〜４内の各キャッシュメモリが初
期化された状態から説明を行う。

【００７３】なお、云うまでもなく、本発明は、オペレ
ーティングシステムのシステムプログラムに適用するこ
とも可能である。

【００７４】ＣＰＵ１２はアドレス０番地に対してリー
ド動作を行う。キャッシュメモリ１３はすでに初期化さ
れているので、このアクセス（リード動作）に対してコ
ンパレータ１８によりヒット信号／ＨＩＴは出力（ロウ
レベル）されず、図５のキャッシュメモリコントローラ
１４によってキャッシュミスと判断され、信号／ＲＥＴ
ＲＹがロウレベルとなりＣＰＵ１２に対してアクセスの
再実行が要求される。ＣＰＵ１２は信号／ＲＥＴＲＹに
よってアクセスがターミネートされると前回のアクセス
と同一のアドレスに対するアクセスを再度行う。即ち、
再度０番地に対するアクセスを行う。

【００７５】２度目のアクセス時には信号ＲＥＰＬＡＣ
Ｅがロウレベルとなりキャッシュメモリに対して書き込
みを行うための信号／ＣＲＡＭＷが出力（ロウレベル）
される。このとき、キャッシュメモリコントローラ１４
からは信号／ＲＥＴＲＹ，／ＳＴＥＲＭのターミネーシ
ョン信号がＣＰＵ１２に対して出力されないので、アク
セスが継続される。バスコントローラ１５はＣＰＵ１２
より出力されたアドレスをデコードし、外部バス（シス
テムバス５）に対するアクセスが必要な場合はバスアー
ビタ６に対しバス使用要求Ｒを出力する。

【００７６】前述したようにバスアービタ６ではバスの
使用要求の調停を行う。その結果使用許可が与えられる
と、バスコントローラ６はバス使用信号ＢＢを出力しバ
スの使用を開始する。その結果メインメモリの０番地に
対するリード要求がシステムバス５に出力される。この
時点で図８のダイナミックアロケーションコントローラ
４２のシーケンサ６１は図９の状態遷移図のステート０
の状態にある。

【００７７】このとき、図６のバスインターフェース４
４は信号ＢＵＳＣＯＮＴ１によってメモリアクセス可能
状態となる。また、このとき、バスインターフェース４
５はカットオフとなる。したがって、システムバス５上
の０番地に対するリード要求はＤＲＡＭコントローラ４
６を介してメインメモリ９に伝送される。その結果、ブ
ロックタグメモリ８から０番地に格納されているブロッ
クタグ“００００ｈ”がシステムバス５上に出力され、
メインメモリ９よりデータ“００００００００ｈ”がシ
ステムバス５上に出力される。

【００７８】ＣＰＵ１２はこのシステムバス５の内容を
ＣＰＵ内に取り込み、処理を続けると同時にキャッシュ
メモリ１３にもこの内容を格納する。これと同時にスヌ
ーパラッチ回路４１によってこのリード処理が検出され
る。この検出は以下のようにして行われる。まず、図７
のデコード回路５１でメインメモリ９に対するアクセス
であることを検出し、コントロールバス中の信号Ｒ／／
Ｗと信号／ＡＳとによりそれが正当なリード処理である
ことを判断する。その結果ＯＲゲート５５の出力がロウ
レベルとなりＲＳフリップフロップ５７の出力はロウレ
ベルとなり、リード動作の検出が終了する。

【００７９】リード動作が検出されると、アドレスラッ
チ回路５２にその時のアドレスが、ＣＰＵＩＤラッチ回
路５４にその要求を行ったＣＰＵＩＤが格納される。今
はそれぞれ０番地とＣＰＵ１２の番号が格納されてい
る。さらにメインメモリ９よりデータが出力され、ブロ
ックタグメモリ８よりブロックタグが出力されると、ア
クノリッジ信号検出回路５９によってアクノリッッジ信
号／ＡＣＫが検出され、この時のブロックタグの内容
“００００ｈ”がブロックタグラッチ回路５３に格納さ
れる。

【００８０】これらのラッチ回路５４，５２，５３の出
力はそれぞれ信号／ＣＰＵ１〜４、ラッチアドレス、ラ
ッチブロックタグの各信号としてダイナミックアロケー
ションコントローラ４２に出力される。さらにＲＳフリ
ップフロップ５７の出力は信号／ＳＴＡＲＴとしてシー
ケンサ６１に出力される。

【００８１】シーケンサ６１はこの信号／ＳＴＡＲＴに
よりステート１に進む。ステート１ではシーケンサ６１
はスヌーパラッチ回路４１から入力されたラッチアドレ
スをアドレスカウンター６２にロードし、信号／ＡＳを
監視する。

【００８２】信号／ＡＳがハイレベルになる（転送が終
了する）と、ステート２に進む。

【００８３】ステート２では、信号ＢＵＳＣＯＮＴ１に
よりバスインタフェース４４をカットオフの状態とす
る。そして、ステート３に進む。

【００８４】ステート３では、アドレスカウンタ６２を
４つカウントアップしバスインタフェース４５を開きア
ドレスカウンタ６２の出力をアドレスとして、ブロック
タグメモリ８のブロックタグの内容を読みだす。その後
ステート４に進む。

【００８５】ステート４では、前述したように、ＥＮＤ
アドレス出力回路６９に予め設定されたＥＮＤアドレス
の値“０００ＦＦＦＦＣｈ”と現在のアドレスカウンタ
６２のカウント値とを比較するコンパレータ６４の出力
を参照し最終アドレスに到達していれば、ステート１０
へ進み、信号／ＲＥＳＥＴをロウレベルにする。その結
果スヌーパラッチ回路４１のＲＳフリップフロップ５７
がセットされ再びバスのスヌープ状態となる。その後ス
テート０へ戻り処理を終了する。今は最終アドレスには
到達していないのでステート５へ進む。このとき、カウ
ンターの出力は“４ｈ”になっているので、これをアド
レスとして読みだしたブロックタグの内容は“０ｈ”に
なっている。

【００８６】ステート５ではシーケンサ６１は、ブロッ
クタグメモリ８より入力されたブロックタグの内容と以
前にブロックタグ回路５３によりラッチされたラッチブ
ロックタグの内容とを比較するコンパレータ６３の比較
結果を参照し、その結果一致しない場合は信号／ＭＡＴ
ＢＬＫがハイレベルとなっているのでステート３へ戻
る。その後アドレスカウンターを４づつ増加させながら
同様の処理を最終アドレスまで継続する。今はブロック
タグの内容とラッチブロックタグの内容とが共に“０
ｈ”で一致するのでステート６へと処理は進む。

【００８７】ステート６ではバスアービタ６に対してシ
ステムバス５のバス使用の要求を行う。その後バスアー
ビタ６より使用許可が出るとステート７に進む。

【００８８】ステート７では現在ラッチされているリー
ド要求を発行したプロセッサエレメント１に対してキャ
ッシュメモリ１３への書き込み動作を行う。この書き込
み動作は以下のようにして処理を行う。シーケンサ６１
より信号／ＷＲＩＴＥを出力（ロウレベル）すると、Ｃ
ＰＵＩＤラッチ回路５４にラッチされているＣＰＵＩＤ
（信号／ＣＰＵ１，／ＣＰＵ２，／ＣＰＵ３，／ＣＰＵ
４）に基づいてＯＲゲート６５〜６８のいずれかのＯＲ
回路の出力がロウレベルとなる。本実施例ではＯＲゲー
ト６５の出力である信号／ＣＷＲ１がロウレベルとな
る。同時に信号Ｒ／／Ｗをハイレベルにし、バスインタ
ーフェース４４，４５を開く。その結果システムバス５
上にアドレスカウンター６２からの出力がアドレスとし
て出力され、ブロックタグメモリ８およびメインメモリ
９の内容がブロックタグおよびデータとして出力され
る。その後ステート８へ進む。

【００８９】ステート８では信号／ＡＳをロウレベルに
した後、書き込みを行うキャッシュメモリ１３からのア
クノリッジ信号／ＡＣＫを待つ。

【００９０】この時点でプロセッサエレメント１には、
バスコントローラ１５に信号／ＣＷＲ１が入力され、そ
の結果バスコントローラ１５はＣＰＵ１２に対して内部
バスの開放を要求する。ＣＰＵ１２より内部バスの開放
が行われたことが通知されると、バスコントローラ１５
はバスインタフェース１７を開き、外部システムバス５
上の信号を内部バスに反映させる。さらに、キャッシュ
メモリコントローラ１４に対して信号／ＭＥＭＷＲをロ
ウレベルとし出力する。これにより図５のキャッシュメ
モリコントローラ１４では信号ＭＥＭＷＲＩＴＥがロウ
レベルとなって信号／ＣＲＡＭＷがロウレベルとなる。
したがって、キャッシュメモリ１３にブロックタグメモ
リ８およびメインメモリ９から読み出されたブロックタ
グ、データ、アドレスの上位ビット（Ａ１５からＡ３
１）が書き込まれ、同時に信号／ＡＣＫがシステムバス
５上に出力される。信号／ＡＣＫが検出されるとステー
トは９に進む。

【００９１】ステート９では信号／ＡＳをハイレベルに
戻し、ステート２に戻る。

【００９２】以下、上述した動作と同様の動作を終了ア
ドレスまで行う。

【００９３】以上のように制御が行われ、メインメモリ
９の同一のブロックタグを持つインストラクションコー
ド及びデータが同一のキャッシュメモリに順次書き込ま
れていく。この制御動作がＣＰＵ１２以外のＣＰＵから
のアクセスにも同様に行われ、その結果各プロセッサエ
レメント内のキャッシュメモリ４に、その時点でその後
の処理においてキャッシュヒットする確率の高いインス
トラクションコード及びデータが効果的に書き込まれ、
共有バスの効率的利用及びキャッシュのヒット率の向上
が得られる。

【００９４】本実施例ではアドレス“４ｈ”，“８
ｈ”，“０００ＦＦＦＦ４ｈ”などの内容がＣＰＵ１２
に付随するキャッシュメモリに書き込まれる。

【００９５】次に、本発明に係るコンピュータシステム
の他の実施例について説明する。

【００９６】本実施例の構成は、ダイナミックアロケー
ションコントローラ以外は、第１実施例と同様であるた
め、第１実施例と同一の要素には同一符号を付し、その
詳細な説明は省略する。

【００９７】図１０は、本実施例のダイナミックアロケ
ーションコントローラの詳細な構成を示すブロック図で
ある。

【００９８】本実施例のダイナミックアロケーションコ
ントローラが、第１実施例のダイナミックアロケーショ
ンコントローラに対して異なる点は、第１実施例のダイ
ナミックアロケーションコントローラ４２に、キャッシ
ュメモリ１３にブロックタグを書き込む際にブロックタ
グを検索する度にカウントアップするカウンタ７１と、
予め所定のカウント値を設定でき、その値を出力するカ
ウント値出力回路７２とを付加した点である。したがっ
て、第１実施例のダイナミックアロケーションコントロ
ーラ４２と同一要素には同一符号を付して、その詳細な
説明は省略する。

【００９９】カウンタ７１の出力はコンパレータ６４の
一入力端子に接続され、コンパレータ６４の他の入力端
子には、カウント値出力回路の出力が接続されている。
他の要素の接続関係は第１実施例と同様である。

【０１００】図１１は、本実施例のシーケンサの状態の
遷移を示す状態遷移図であり、以下、同図を参照して本
実施例のコンピュータシステムの処理動作を説明する。

【０１０１】ＣＰＵ１２による０番地へのアクセスが始
まるまでの動作は実施例と同一である。メインメモリ９
の０番地に対するリード要求がＣＰＵ１２よりシステム
バス５に出力されると、図１０のダイナミックアロケー
ションコントローラのシーケンサ６１は図１１のステー
ト０の状態にある。

【０１０２】第１実施例と同様にシーケンサ６１の状態
がステート１に進むと、第１実施例で説明した処理に加
えカウンタ７１リセットを行う。その後、ステート３ま
での動作は第７実施例と同様である。

【０１０３】ステート３ではアドレスカウンタ６２を４
つカウントアップし、図６のバスインタフェース４５を
開きカウンタ６２の出力をアドレスとして、ブロックタ
グメモリ８のブロックタグの内容を読み出す。さらにカ
ウンタ７１のカウント値を１増加する。その後、ステー
ト４に進む。ステート４ではカウント値出力回路７２に
予め設定されたカウント数（例えば、本実施例では１０
０００回に設定されている）とカウンタ７１の値とを比
較するコンパレータ６４の出力信号／ＥＮＤを参照す
る。その結果、設定されたカウント数に到達していれば
ステート０へ戻り処理を終了する。今は終了カウント数
（設定値）に到達していないのでステート５へ進む。ま
た、今、カウンタ６２の出力は“４ｈ”になっているの
で、これをアドレスとして読みだしたブロックタグの内
容は“０ｈ”になっている。

【０１０４】ステート５ではブロックタグメモリ８より
入力されたブロックタグの内容と前に図７のブロックタ
グラッチ回路によりラッチされたラッチブロックタグの
内容を比較するコンパレータ６３の比較結果を参照す
る。その結果、一致しない場合は信号/ＭＡＴＢＬＫが
ハイレベルとなるのでステート３へもどり、その後アド
レスカウンタ６２を４づつ増加させながら同様の処理を
最終アドレス（設定値）まで継続する。今はブロックタ
グおよび出力ラッチブロックタグが共に“０ｈ”となっ
て一致するのでステート６へと処理は進む。

【０１０５】その後の処理は第１実施例と同様であるの
で、その説明は省略する。

【０１０６】以上のようにして、本実施例では、大規模
のメモリ容量を有するシステムである場合に、必要以上
にブロック検索を継続することがなくなる。

【０１０７】

【発明の効果】以上説明したように、本発明によれば、
複数のプロセッサと、該各プロセッサに付随して設けら
れたキャッシュメモリと、各プロセッサにより共有さ
れ、各プロセッサが実行する複数の制御データから成る
制御情報を記憶する主記憶装置とを備えた並列処理シス
テムにおいて、前記制御データに付加情報を付加する付
加情報付加手段と、該付加情報付加手段により付加情報
が付加された制御データを前記主記憶装置に書き込む書
き込み手段と、前記付加情報付加手段により付加された
付加情報を検出する検出手段と、前記主記憶装置に記憶
された全ての付加情報を検索する検索手段と、該検索手
段により検索された全ての付加情報から前記検出手段に
より所定の付加情報を検出し、該所定の付加情報が付加
された制御データを当該プロセッサに対応するキャッシ
ュメモリに書き込むキャッシュメモリ書き込み手段とを
有するので、各プロセッサのアクセスアドレスが離散し
ていてもキャッシュのヒット率が向上し、また、一度の
キャッシュミスから次のキャッシュミスまでのバスの未
使用時間を利用してヒット率の高い制御データをキャッ
シュメモリに転送することができ、共有資源の有効利用
を図ることが可能となる効果を奏する。特に、制御デー
タの内、テーブルデータ等のデータに関しては大きなヒ
ット率を得ることができる。

【０１０８】また、具体的には、前記付加情報付加手段
は、前記付加情報としてブロックタグを付加するブロッ
クタグ付加手段であり、前記各プロセッサは、ブロック
タグを格納するためのブロックタグレジスタと、該ブロ
ックタグレジスタに任意の値を書き込む書き込み命令
と、前記制御データに付加されたブロックタグを参照す
る参照命令とを有し、前記ブロックタグ付加手段は、前
記書き込み命令であり、前記検索手段は、前記参照命令
であるので、ブロックタグの生成および検索用に本シス
テムとは別のプロセッサを使用することなく、本システ
ムを構成するプロセッサによりブロックタグの生成およ
び検索を行うことができ、コストの低減を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明に係るコンピュータシステムの一実施例
の概略構成を示すブロック図である。

【図２】図１のブロックタグメモリおよびメインメモリ
に記憶されている内容の一例を示すメモリマップであ
る。

【図３】図１の各プロセッサエレメントの詳細な構成を
示すブロック図である。

【図４】図３のＣＰＵの詳細な構成を示すブロック図で
ある。

【図５】図３のキャッシュメモリコントローラの詳細な
構成を示すブロック図である。

【図６】図１のメモリコントローラの詳細な構成を示す
ブロック図である。

【図７】図６のスヌーパラッチ回路の詳細な構成を示す
ブロック図である。

【図８】図６のダイナミックアロケーションコントロー
ラの詳細な構成を示すブロック図である。

【図９】図８のシーケンサの状態の遷移を示す状態遷移
図である。

【図１０】その他の実施例に係るコンピュータシステム
を構成するダイナミックアロケーションコントローラの
詳細な構成を示すブロック図である。

【図１１】図１０のシーケンサの状態の遷移を示す状態
遷移図である。

【符号の説明】

１２ＣＰＵ（ブロックタグ付加手段）１４キャッシュメモリコントローラ（キャッシュメモ
リ書き込み手段）６１シーケンサ（検出手段、検索手段）

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサと、該各プロセッサに
付随して設けられたキャッシュメモリと、各プロセッサ
により共有され、各プロセッサが実行する複数の制御デ
ータから成る制御情報を記憶する主記憶装置とを備えた
並列処理システムにおいて、前記制御データに付加情報を付加する付加情報付加手段
と、該付加情報付加手段により付加情報が付加された制
御データを前記主記憶装置に書き込む書き込み手段と、
前記付加情報付加手段により付加された付加情報を検出
する検出手段と、前記主記憶装置に記憶された全ての付
加情報を検索する検索手段と、該検索手段により検索さ
れた全ての付加情報から前記検出手段により所定の付加
情報を検出し、該所定の付加情報が付加された制御デー
タを当該プロセッサに対応するキャッシュメモリに書き
込むキャッシュメモリ書き込み手段とを有することを特
徴とするコンピュータシステム。
【請求項２】前記付加情報付加手段は、前記付加情報
としてブロックタグを付加するブロックタグ付加手段で
あることを特徴とする請求項１記載のコンピュータシス
テム。
【請求項３】前記各プロセッサは、ブロックタグを格
納するためのブロックタグレジスタと、該ブロックタグ
レジスタに任意の値を書き込む書き込み命令と、前記制
御データに付加されたブロックタグを参照する参照命令
とを有し、前記ブロックタグ付加手段は、前記書き込み命令であ
り、前記検索手段は、前記参照命令であることを特徴と
する請求項２記載のコンピュータシステム。