JPH01113257A

JPH01113257A - 独立配置されたプリントエレメントを有するドットマトリックスプリンターの駆動用回路および駆動方法

Info

Publication number: JPH01113257A
Application number: JP24376388A
Authority: JP
Inventors: David Charles Loiselle; デビッド　チャールズ　ロイセル
Original assignee: Dataproducts Corp
Current assignee: Ricoh Printing Systems America Inc
Priority date: 1987-09-28
Filing date: 1988-09-28
Publication date: 1989-05-01
Also published as: EP0310217A3; EP0310217A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」本発明はドツトマトリックスプリンターに関するもので
、さらに詳しくは、多数の独立配置されたプリントエレ
メントを有するドツトマトリックスプリントヘッド駆動
回路および駆動方法に関するものである。

「・従来の技術」代表的には、文字フォントは、多数のピクセルから構成
されるグリッドマツプイメージ型式でコンピュータメモ
リーに記憶されている。イメージは常に連続した多数の
バイトまたはデータ・ワードとしてメモリー中に組織化
されており、これら多数のバイトまたはデータ・ワード
は所定のビット数（すなわち、８または１６ビツト）か
らなる。

各バイトまたはワードは、メモリー内において特有な場
所（アドレス）に記憶されている。各ワード内の特定の
一つ以上のビットは、イメージのピクセルに関する情報
を記述するように指定されている。このピクセル情報の
アクセスが必要な場合は、メモリーの個々のデータ・ワ
ードの最初の書き込みアドレスのみによってアクセスす
ることができる。しかし、一つのビット数が異なったデ
ータ・ワードに属すように同時に作成された場合には問
題が生じる。

第６図は字体Ａのメモリーイメージの一例を示すもので
ある。このメモリーイメージは１８ワードのメモリーグ
リッド中に形成されている。各ワードはθ〜１５の数字
が付いた１６ビツトの垂直列によって示される。その１
８のデータ・ワードはθ〜１７の数字が付された連続し
たメモリー・アドレスに記憶される。各アドレス番号は
その上に直接並んだこれらのビットのみへのアクセスを
与える。

前記メモリーイメージ１０のハードコピーを多数のプリ
ント・エレメントを有するドツトマトリックスプリンタ
ーにより得ようとする場合、データ・・ワードθ〜１７
は個々にアドレス付けされる必要があり、ビクセル情報
は各々から引き出さなければならず、そして、ドツトマ
トリックスプリントヘッドの適切なプリンティング・エ
レメントは、各データ・ワードのビットＯ〜１５に対応
して記述した前記ピクセル情報にしたがって駆動されな
ければならない。

もっとも簡単な場合は、その大きさが各データ・ワード
の垂直配列ビットθ〜１５に等しいプリント・エレメン
トの垂直配列をプリント・ヘッドが有する場合である。

プリント・エレメントの配列のための発火命令（プリン
ト・イメージ・ビット）の１セツト中に前記メモリー・
イメージＩＯを翻訳する仕事は、簡単である。１データ
・ワードの１６ビツトは、対応してナンバリングされた
プリント・エレメントへ並列して直接転送される。

いくつかのプリント・ヘッドは、第６図においてプリン
ト・ヘッド２０として前記イメージｌＯの隣に図示され
ているように傾斜配列したプリント・エレメントを持っ
ている。第６図の（中黒の）丸２６は、プリントヘッド
中のプリント・エレメントのそれぞれのプリント領域ま
たは足跡を表示している。隣接したプリント・エレメン
ト２６の足跡間の垂直方向の重なりの要求量は、符号２
７で示すように、プリント・エレメント２６の直線列を
垂直参照線２５から所定の角度θだけ傾斜さ仕ることに
よって生じさせることができる。この二番目の場合にお
ける印刷は、前記垂直に組織化されたメモリー・イメー
ジｌＯを多数の他の方法で構成されたビットに変換する
ことのできる特別な回路を必要とする。最高の速度で印
刷するためには、面記他の方法で構成したビットをそれ
らが傾斜されたプリント・ヘッドの配列２０のプリント
・エレメント２６を同時に駆動できるようにグループ分
けされなければならない。

Ｄａｇｎａ等による米国特許第４４８５３８６号には、
所定角度傾斜されたプリント・エレメントの直線配列を
駆動するための傾斜回路が開示されている。

置換定数には他の方法で構成されたビットのグループ中
のオリジナルなイメージ・データを認識するために使用
され得るので、その前に、直線上に配列されている各プ
リント・エレメントはそのプリント・エレメントから同
じ距離だけ離されて水平に置き直される。Ｐｅｅｒによ
る米国特許第４５６７５７０号には、前記と実質的に同
様の結果を得るための他の傾斜回路が開示されている。

この開示された回路は、異なった傾斜角度θのプリント
・ヘッド配列と機能するようになっているが、そのプリ
ント・エレメントが直線配列に比べ個々バラバラに配列
されているような非標孕プリント・ヘッド配列とは機能
しないようになっている。

「発明が解決しようとする課題」本発明の課題は、線上に並んだソース・イメージを他の
異なった配列のプリント・イメージに変換するための改
良された回路を提供することにある。また、本発明の他
の課題としては、ソース・イメージ・データをプリント
・イメージ・データに再構成するようにプログラムする
ことができ、さらに、プリント・ヘッドのエレメントを
駆動するために文字が構成され、しかも、そのエレメン
トか様々な位置に配置される、そのような回路を提供す
ることにある。

「課題を解決するための手段」前記課題および他の課題は、予め選択された基部に従う
プリント・ヘッド配列中の各プリント・エレメントの位
置に一致する個々の配置値を記憶するためのオフセット
・メモリーを含むようなデータ再構成回路を提供するこ
とによってなされる本発明の一実施態様により、満たさ
れる。さらに、この再構成された回路は、前記記憶され
た配置値を通して系列化するためのシーケンサ−と、前
記記憶された配置値に対応するアドレス・オフセット値
を生成するためのアドレス指定手段とを含んでいる。

前記オフセット値は、ソース・イメージ・メモリーに記
憶されているソース・イメージの必要ビットを取り去る
ために用いられるアドレス指定マスクの生成に使われる
。累算器は、前記取り去ったビットを集め、これらを新
しいグループ（プリント・イメージ）にアセンブルする
。この新しいグループは、プリント・ヘッド配列の個々
に配置されたエレメントを同時に駆動するために用いら
れる。

以下、本発明を実施例により詳しく説明する。

本発明は以下の実施例によりなんら限定されるものでは
ない。

「　実施例」第１図は本発明に係るプリント・エレメントの第１の非
標準配列３０を示すものである。（中黒の）丸３Ｇは、
前記プリント・エレメントのそれぞれの印刷足跡を示す
ものである。図から明らかなように、各プリント・エレ
メント（印刷足跡）３６は、前記プリント・エレメント
から垂直方向にも、さらに上下方向にも異なった距離順
れて置き換えられている。プリント・エレメント３６の
前記配列３０は、例えば、文字“　ｌ　”において生じ
るように、垂直な脚を有する文字を印刷する場合に、印
刷足跡の垂直方向の重なり３７が得ることができるよう
に配列されている。垂直な重なりというのは、いわゆる
“活字体に近い品質“（ＮＬＱ）のドツトマトリックス
書体を得るために用いられるものである。第１図に示す
ように配列３０の個々のプリント・エレメント３６の間
の水平な置き換えは、特にインクジェット・プリンター
において好適に用いられる。というのは、このような置
き換えは、垂直方向に接近して配置されるインク滴のそ
れぞれが互いに混同されたり、重ね塗りされたりする危
険を最小限に抑えることができるからである。さらに、
インクジェットのカラー印刷が必要な時には、一致して
噴出されるジェットが異なった色のインクジェットを有
することは好都合である。インパクトタイプのドツトマ
トリックスプリンターでカラー印刷を行う場合には、前
記配列（パターン）３０が再び必要となる。と言うのは
、異なった色に割り当てられたプリント・エレメントを
、交互に縞状に色が配列されているインクリボン上の適
当な位置に整列させることができるからである。

前記プリント・エレメント３６が非線形なジグザグ形に
配列されろ場合には、プリント・ヘッド配列３０の幅寸
法Ｗが第６図に示したプリント・ヘッド２０の幅寸法よ
り実際上小さくされ得るので、注意しなければならない
。第１図の各プリント・エレメント３６のそれぞれは、
ＨＯＯ〜Ｈ３１と記された多数の水平な印刷ラインの一
つに割り当てられる。垂直参照ライン３５は、各プリン
ト・エレメント３６の占育場所がＤＯＯ〜Ｄ３１で示さ
れろ個々の置換値によって特定することができるように
設けられている。

第１図に示すプリント・エレメントの配列パターンは、
当然のことであるが、ドツトマトリックス印ｔｉｌ＋技
術のために発明され得る配列構造のほとんど無数にある
パターンの一つに過ぎない。色々に配列されたパターン
は、単に置換値ＤＯＯ〜Ｄ３１を変えることによって記
述することができる。

一つ以上のプリントエレメントが一つの水平な印Ｋ１１
ｌラインを占めようとする場合、個々のプリント・エレ
メントの位置は予め選択された基孕グリッドに基づ（ｘ
、ｙ座標によって記述できる。発明された各パターンは
、元となるプリント・ヘッド技術がインパクト・ワイヤ
に基づいているのか、熱転写エレメントに基づいている
のか、または、インクジェットに基づいているのが、そ
して、係るプリント・ヘッドがモノクロ用なのか、カラ
ー用なのか、さらに、高低どちらの解像度が要求される
のか、等々の因子から生じるそれ独自の利点を得ること
ができる。以下のようなデータ再構成回路を提供するこ
とが、本発明の課題である。すなわち、このデータ再構
成回路は、第１のデータ機構のソース・イメージ・デー
タを第２の機構のプリント・イメージに変換でき、この
回路では、第２のデータ機構を変えることができ、しか
も、第２に構成されたプリント・イメージのビットが、
可能なプリント・ヘッド・パターンのランダム・セット
のどれか−っに配列されているプリント・エレメントの
同時駆動のために同時にグループ分けされる必要がある
。

第２図は、ソース・イメージを異なった機構（すなわち
、傾いたイメージ）のプリント・イメージに再構成する
ために発明された傾斜論理集積回路チッ：７’（ＳＬＩ
Ｃ）５０の構成図である。この第２図に示す回路は、本
発明の唯一の実施例というよりはむしろ好ましい一実施
例に過ぎず、なんら本発明を限定するものではない。こ
の５ＬＩＣチツプ５０は、ベース・アドレス・レジスタ
／カウンタ５１と、プログラム可能なオフセット・メモ
リーＣｎＡＭ＞５２とを有している。このベース・レジ
スタ５１およびオフセット・メモリー５２は、それぞれ
予め格納されたベース・アドレスＡ。および予め格納さ
れた置換値Ｄｘを供給するように接続されている。加算
器５３は、加算されたアドレスＡ　ｘ　−Ａ　ｏ　＋Ｄ
　ｘを生成する。このアドレスＡ　ｘ　−Ａ　ａ　＋Ｄ
　ｘは、チップ５０の１３ビツトのアドレスバス６３か
ら８Ｋｘ８　（バイトＸビット）の記憶機構を有する外
部イメージＲＡＭ　（ランダム・アクセス・メモリー）
８０への出力である。

この加算されたアドレスＡｘは、前記イメージＲＡＭ８
０中に格納されたソース・イメージ８１の必要ビットを
−っ−っ引きはがすマスクのアドレス指定の生成を変更
することができる。

第２図の右端に符号８１で示されている前記ソースイメ
ージは、常に最新のものに更新され続ける状態（循環バ
ッファ記憶）にあるイメージＲＡＭ　８０内に格納され
ることができるので、イメージＲＡＭ８０のサイズを最
小限にすることができろ。新しいデータは、ソース・イ
メージ８１の既に経過した部分によって予め占有されて
いるイメージＲＡＭ８０の使用可能なアドレス・レンジ
８１ａ（例えば、Ａ、−４からＡ、−１まで）中に重ね
書きされる。ＲＡＭ８０内の前記ソース・イメージは、
このような機構を用いるものを包括した方法で連続的に
最新のものに更新することができる。新たに記述された
データは、このデータがオリジナルな格納ソース・イメ
ージの機構とは異なった機構のプリント・イメージに変
洩されるためにアクセスされるまで保たれる。包括境界
１ｉＸ８１ｂは、前記使用可能なレンジ８１ａをまだ保
有されているデータを含むアドレス・レンジ８１ｃ（例
えば、Ａｏから八〇＋４まで）から分離する。−例とし
て、符号８１によって示されているソース・イメージは
、各３２ビツトの多数の垂直なカラムとして、イメージ
ＲＡＭ８０中に４バイト連続して記述されたすべての垂
直なカラムとともに構成されているのが、図示されてい
る。

前記Ｓ　Ｌ　Ｉ　Ｃデツプ５０はソース・イメージ８１
のオリジナルな格納機構をコントロールすることができ
る。新らたなイメージ・データは、４バイトのブロック
（３２ビツト）で、Ｄ　Ｍ　Ａ　（ｄｉｒｅｃｔｍｅｍ
ｏｒｙ　ａｃｃｅｓｓ）プロセスを介して、自身のため
のメモリー４１を有するホスト・コンピュータ４゜から
５ＬＩＣチツプ５０を通り外部イメージＲＡＭ８０へ、
定期的に移動される。イメージＲＡＭ８０内に予め移動
されたイメージ・データは、必要なプリント・イメージ
・フォーマット（第１図に示すようなプリント・ヘッド
３ｏの個々に配置されたプリント・エレメント３６を同
時に駆動するためにグループ化されたビットを有する）
中にタイムワイズ・マルチプレクシングを用いて一緒に
コレートされる。５ＬＩＣチツプ５ｏは、それ自身によ
って、ソースイメージデータ８１のビットをコレートす
る仕事を完了する時間を操作するように設計され、これ
らビットを集めて異なった機構のプリント・イメージ・
データを形成し、予めプログラムされた発火シーケンス
に従ってプリント・ヘッドのプリント・エレメントを発
火する。ホスト・コンピュータ４０は、これらの仕事が
ら自由になるので、よりレベルの高い仕事に時間を使う
ことができる。

第３図は、前記５ＬＩＣチツプ５０が操作され得る一つ
の方法を示すタイミング・ダイヤグラムである。第３図
のステップ（Ａ）において、ＤＭＡ人力バッファ５４（
ｆｆｒ２図）は、４バイトのソース・イメージ・データ
（３２ビツト）とともに、このバッファ５４をファイリ
ングすることによって初期化される。この４バイトは、
ホスト・コンピュータ４０のメモリー４１を５ＬＩＣチ
ツプ５０の内部コンポーネントに連結する８ビツトの広
いポスト・バス６４から供給される。ホスト・ＣＰＵを
５ＬＩＣチツプ５０に連結する役目を果たすポスト・コ
ントロール・バス６５は、ホスト・ＣＰＵ−９ＬＩＣチ
ツプ間のデータ転送のタイミング調整に使用される。

第３図のステップ（Ｅ）において、ベース・アドレス・
レジスタ５１は、予め決定されたベース・アドレスＡ。

を出力する。ベース・アドレス八〇は、イメージＲＡＭ
８０のアドレス空間内の包括境界ライン８１ｂを指定す
る。包括境界ライン８１ｂは、第２図に示されたソース
・イメージ８１内のＡｏの左側の垂直線によって表示さ
れる。コントロール・ロジッ・り・ユニット（ＣＬＵ）
５５お、Ｊ：びシーケンサ５６は、このステップ（Ｅ）
中においてリセットらしくは初期化される。それから、
５ＬＩＣチツプ５０は、これから説明する完全なサイク
ルを始める。

萌記ザイクルは、サイクル開始パルス（ＣＩ　Ｐ）を前
記ＣＬＵに適用することによって開始されろ。

このサイクル開始パルスＣＩＰは、プリント・ヘッドが
新しい印刷カラムに移動しようとする場合に、プリンタ
ーのプリント・ヘッドの駆動制御回路（図示せず）から
供給されろことができる。前記ＣＩＰの信号を受けると
、コントロール・ロジック・ユニット５５はシーケンサ
５６を活動させ、シーケンサ５６が一連の論理的なオフ
セット指示ｆ−１ｘをプログラマブル・オフセット・メ
モリー５２のアドレス人力Ａ１へ供給するようにさせる
。

実施例に従えば、前記一連の論理的なオフセット・メモ
リーＨｘは、−４、−３、−２、−１１０、＋１．＋２
、・・・＋３０、＋３１というシリーズから構成されて
いる。この間、ベース・アドレス・レジスタ５１によっ
て作製されたベース・アドレスＡ。は、未変化のままに
ある。

前記プログラマブル・オフセット・メモリー５２は、論
理的なオフセット・シリーズＨｘをホスト・コンピュー
タ４０からオフセット・メモリー５２内に予めプログラ
ムされたデータ変換テーブルに従って対応するアドレス
置換値Ｄｘのセット内に変換する。この変換テーブルは
、システムの初期化工程中にロードされる。通常開のバ
ス・スイッチ５７は、ホスト・バス６４とオフセット・
メモリー５２のデータ・ボートＤ、との間で閉じられる
ので、データはホスト・コンピュータ４０によってシス
テム初期化中のオフセット・メモリー５２内に記述する
ことができる。前記ＣＬＵはオフセット・メモリー５２
をシステムの初期化工程中の書き込みモードに置く。例
に従えば、オフセット・メモリー５２の変換テーブルに
予めロードされたアドレス置換値Ｄｘのシリーズは、−
４、−３、−２、−１ＳＤＯＯ１Ｄｏｔ、００２、・・
・、Ｄ３０．Ｄ３１から構成されており、ここで、値Ｄ
ＯＯ−Ｄ３１は、第１図に示したプリント・エレメント
の水平置換距離に相当する。

４つのＤＭＡの書き込み操作は、第３図に示されている
ステップ（Ｂ）において実行される。各ＤＭＡ書き込み
は、最初の４置換値ニー４、−３、−２および−ｌのそ
れぞれに対応し、プログラマブル・オフセット・メモリ
ー５２によって出力される。この時点で、シーケンサ５
６は１セツトのＤＭＡ制御指令を出力する。このＤＭＡ
制御指令は、ＤＭＡ人力バッファ５４がその予め格納さ
れた４バイトのソースイメージデータを５ＬＩＣチツプ
のデータ・バス６８から外部イメージＲＡＭ８０のデー
タポートＤ２ヘアンロードさせる。簡略化のために、５
ＬＩＣチツプ５０の様々な制御ラインは個々に示されて
いない。チップの使用可能なラインＣＥと外部イメージ
ＲＡＭ８０の読みだし／書き込みラインｒＬ／Ｗは、書
き込みモードのイメージＲＡＭ８０に位置するように同
時に動かされる。加算器５３は、オフセット・メモリー
５２の出力Ｄｘとともにベース・アドレスＡ。を合計す
るので、ＤＭＡ人力バッファ５４からの４バイトは外部
イメージＩＮＡＭ８０のアドレスＡ。−４、八〇−３、
Ａｓ２およびＡ、−１内に記述される。これらの場所に
予め格納されたデータは、４つの新しいバイトによって
重ね書きされるそれで、前記５ＬＩＣチツプ５０は第３
図に示されているコレートするステップ（Ｃ）にいつで
もとりかかることができる。このステップ（Ｃ）では、
シーケンサ５６は、外部イメージＲＡＭ８０が読み込み
モードに切り替えさせることができる。この段階中にお
いて加算器５３によって出力された合計アドレスＡｘは
、イメージＲＡＭ８０の３２のメモリー区画：　Ａｏ＋
Ｄ００、Ａ　ｏ　＋　Ｄ　Ｏｌｌ　・・・、Ａｏ＋Ｄ３
１を読み取らせる。これらのメモリー区画に格納された
バイトは、５ＬＩＣチツプ５０のデータ・バス６８内に
順次供給され、８：１のマルチプレクサ５８の人力に移
動される。マルチプレクサ５８は、データ・バス６８上
の８ビツトのなかから１ビツトをシーケンサ５６から供
給されたビット数Ｂｘに従ってマスクアウトする。ビッ
ト数Ｂｘは、０、■、・・・６．７．０、ｌ・・・６．
７、・・・、等のようにシーケンス通って進む。一方、
合計されたアドレスＡｘは、順次メモリー区画：　Ａｏ
＋　Ｄ　ＯＯｌＡ、＋Ｄｏ　ｌ、　　・・・、ＡＯ＋Ｄ
３１を通って進む。それ故、サブセット１４°ｘ＝０．
１．−−−１３１の各論理オフセット指定に対応した適
当なビット位置は、ステップ（Ｃ）に示されたコレート
・シーケンスを通って進むように剥ぎ取られる。そして
、剥ぎ取られたビットは、選択可能な８つの蓄積ラッチ
５９の１つに発送、格納され、その１つの蓄積ラッチは
再びビット番号Ｂｘによって指定される。

この点では、前記ビット番号Ｂｘは第２図にシーケンサ
５６によって発生されるように示されているが、プログ
ラマブル・オフセット・メモリー５２から第２図中に鎖
線により示されているような別のビット番号Ｂ’ｘを発
生することも本発明の予測範囲にあるものである。この
別の実施例は、特定のビット・ポジションの選択におい
て大きなフレキシビリティを付与する。前記特定のビッ
ト・ポジションは、サブセット：Ｈ’ｘ＝０，１，２、
・・・Ｎ−１％Ｎでの各論理オフセット指定に関係する
ものであり、コレートが必要とされるプリント・エレメ
ントの番号を指定するシーケンス終了番号である。この
別の（実線Ｂ’ｘが鎖線Ｂ’ｘに置き換えられる）実施
例においては、ホスト・コンピュータ４０は、ビット位
置決め番号Ｂ’ｘの所要セットをロードすることができ
、アドレス・オフセット値Ｄｘは各論理指定）１’ｘ＝
Ｏ１１１・・・、Ｎ−１を必要であると評価する。ホス
ト・コンピュータがシーケンス終了値Ｎを制御論理ユニ
ット５５にプログラムでき、それによってサイクル中に
シーケンサ５６によって実行されるシーケンにするステ
ップ数を制御することも、さらに本発明の予測範囲にあ
る。

結局、８つの選択可能な蓄積ラッチ５９は、マルチプレ
クサ５８によって剥ぎ取られたビットとともにロードさ
れ、８ビツトの蓄積セットは出力バッファ６０へ完全な
バイトの形で転送される。

シーケンサ５６は、１バイト・ロード命令（ＢＬＤ）を
出力バッファ６０に出し、各時間に８ビツトはコツレー
トされるとともに８つの蓄積ラッチ５９に蓄積される。

前記出力バッフ７６０は４つのシフト・レジスタとして
構成されており、各シフト・レジスタ（図示せず）は８
ビツト幅である。

前記出力バッファ６０のシフト・レジスタはそれらの格
納データを５ＬＩＣデツプ５０からパラレル及び／また
はシリアルな形態で送ることができろように配列されて
いる。

第３図のステップ（Ｄ）に見るように、出力バッファ６
０の４つのシフト・レジスタのそれぞれがコレートされ
たデータのそれぞれのバイトで満たされた場合、シーケ
ンサ５６はバイト選択信号（［３ＳＥＬ）でシーケンス
状聾にあるシフト・レジスタの各々をアドレス付けされ
、選択可能なシフト・レジスタの内容を、まず、１千怠
に供給されたパラレルな出力ラッチ７０の外部セットに
ロードするために、データ・バス６８上に出させ、それ
から、５ＬＩＣチツプ５０上に供給されたシリアル・デ
ータ出力ライン６９から連続してシフトさせる。前記５
ＬＩＣチツプ５０は、パラレル・ロード・シグナル（Ｐ
ＬＤ）を、バイト選択命令（ｒ３ｓＥＬ）にしたがって
、外部出力ラッチ７０への既にコレートされたデータの
バイト毎のパラレル転送を調整するようにしてパラレル
出力ラッチ７０に送る。パラレルな゛ロード操作が終わ
ると、シリアルでエナーブルなシグナル７１が生じ、前
記ＢＳＥＬ命令に゛より選択されたシフト・レジスタの
内容が素早くシリアル・データの出力ライン６９上にシ
フトされるのを表示する。それで、前記５ＬＩＣチツプ
５０は、シリアル・データの出力ライン６９上の出力バ
ッファ６０の全内容をシフトさせる。５ＬｒＣデツプ５
０は、シリアル・シフト・クロック・ライン７２により
、各データ・ビットのそれぞれのタイム・スロットを区
分する同調パルスの出力に備えており、前記同調パルス
はシリアル・データの出力ライン６９上を出力される。

シリアル・シフト・クロック信号は制御論理ユニット５
５によって発生されろ。前述した出力バッフ７６０から
のデータ・ダンプ・シーケンスは、本発明により予測さ
れる唯一のらのではな　　　′い。出力バッファ・ダン
プ・シーケンスは、蓄積ラッチ５９の最初の６ビツトが
蓄積された後、迅速に開始するようにルート転送するこ
とができる、ということは、当該技術に明るい者には明
らかである。それから、出力バッファ６０は、次の８ビ
ツトのセットが蓄積ラッチ５９にコレートされ蓄積され
ようとしている間に、これら最初のシリアルらしくはパ
ラレル形式のビットを５ＬＩＣデツプ５０から転送でき
ろ。

一旦、論理的な指定値の全セラ）：Ｈｘ＝−４、−３、
−２、−１１０，１１・・・、Ｎ−１が最初のベース・
アドレスＡ。ヘシーケンスされると、５ＬＩＣチツプ５
０は第３図に示されているステップ（Ｅ）へ進める。こ
のステップ（Ｅ）では、ベース・アドレス・レジスタ５
１は、（プリント・ヘッドのプリント方向によって）重
力または後方に進み、プリント・イメージ８Ｉの次の垂
直参照カラム（または包括境界ライン８１ｂ）を指示す
る。前方の印刷が導かれ、プリント・イメージ８１の各
垂直カラムが第２図に示されるように４バイトで構成さ
れる場合、ベース・アドレス・レジスタ５１は、４のカ
ウントによって重力にインクレメントされる。外部イメ
ージｒｔＡＭのアドレスが終わった場合、ベース・アド
レス・レジスタ５１はイメージＲＡＭの開始アドレスを
容易に包含し、それによりサーキュラ−・バッファ効果
を作り出す。ベース・レジスタ／カウンタ５！の次のベ
ース・アドレス八〇のための前方ステップ／後方ステッ
プ距離はｓ　ｒ、　ｒ　ｃチップ５０に予めセットでき
るので、前記チップは予め選択されたビットのどのよう
な番号の垂直高さをも有するソース・イメージ・データ
とともに使用できる。

前記ベース・アドレス・レジスタ５１が次のベース・ア
ドレスＡ。へ進みつつ有る場合、同時に、制御論理ユニ
ット５５は再初期化されるので、次のサイクルの初期パ
ルス（Ｃｒ　Ｐ）到着したときにはいつでもサイクルを
新たに始めることができる。

ステップ（Ｃ）では外部イメージＲＡＭ８０からデータ
がコレートされつつある間、５ＬＩＣチツプ５０もまた
同時にＤＭＡのレクエストをホスト・コントロール・バ
ス６５に沿ってホスト・コンピュータ４０へ供給するの
で、ＤＭＡ人力バッファ５４は同時にステップ（Δ）で
新しいデータにより満たされることができる。ステップ
（Ｅ）は、４つのＤＭＡのサイクルを通って進んでいる
シーケンサ５６がＤＭＡ人力バッファ５４に書き込みを
行うまで起動されない。

さらに、ＤＭＡ転送とステップ（Ｂ）、（Ｃ）のコレー
トされるシーケンスが場所を取りつつあるその時に、５
ＬＩＣチツプ５０は、プリント・ヘッドのプリント・エ
レメントを起動する発火命令を発することができるので
、次のステップに必要なすべてのプリント・エレメント
は、出力バッファ６０がプリント・エレメント起動信号
の析しいセットをデータ・バス６８またはシリアル・デ
ータ出力ライン６９から送る用意ができた時に発火され
ることになる。これがなされると、５ＬＩＣチツプ５０
はプログラマブル・タイマー６１のセットを準備する。

タイマー６１は、ホスト・コンピュータ４０によって次
のような遅延値を含むようにシステム初期化手続き中に
プログラムされる。前記遅延値は、プリント・ヘッドを
新しい印刷カラムに移動するための要する時間に相当し
、さらにプリント・エレメントの起動のために必要な特
定の発六時間のセットに相当す′るものである。前記５
ＬＩＣチツプ５０は、一つまたはそれ以上のプリント・
エレメントの発火パルス（発火命令）を発するための発
火命令出力ライン６２を含んでいる。

印刷のある型式では、各プリント・エレメントを一回以
上発火することが必要である。これは、例えば、プリン
ト・イメージが周囲のテキストの外観より肉太である場
合に生じる。複数回の発火が必要とされる他の例は、選
ばれた印刷技術が複数回の発火により操作される場合で
ある。そのために５ＬＩＣチツプ５０が発−明された特
殊な一型式のプリント・ヘッドでは、この特殊な型式の
プリント・ヘッドはホット・メルト・インク滴を噴出す
るために圧電型アクチュエータを用いたポット・メルト
・インクジェット・プリンターであるが、インクジェッ
トが１１マイクロ秒のＯＦＦ期間によって分割された１
６マイクロ秒のＯＮパルスの一対によりエネルギーを与
えられた場合に、最適な結果が得られることが判明した
。プログラマブル・タイマー６１は、ホスト・コンピュ
ータ４０によってプログラムするように設定されており
、少なくとも部分的に、この及び他の種類の印刷技術の
特有なタイミング要求を調節できる。多数の（例えば、
４つの）プログラマブル・タイマー６１は、５ＬＩＣデ
ツプ５０に含まれており、プリント・エレメントの発火
のプログラムされたタイミング信号のセットを発生する
ようになって、いる。

各特有なプリンタは、プリント・ヘッドを一つの印刷カ
ラムから次の印刷カラムに移動するための異なった遅延
時間を有することは明らかであろう。このように、第３
図のステップ（Ｆ）および（Ｇ）は、プログラマブル・
タイマー６１にプログラムできる多様な時間を指定し、
プリンタの最適な発火パルス時間と同様にプリンタの内
部カラム移動遅延時間を記述する。新しいデータは、好
ましくは、ステップ（Ｇ）の発火シーケンスが完了する
までは、ステップ（Ｄ）での出力バッファ６０から転送
されない。シーケンサ５６および制御論理ユニット５５
は、前記２つのイベントを調和するために用いられる。

次に、第４図（ａ）〜（ｄ）に見るように、５ＬＴＣデ
ツプ５０を採用することができる他の非標準マトリック
ス配列が説明される。図示された各配列は、ソース・イ
メージの対応するビットを剥ぎ取り、これらのビットそ
れぞれのプリント・エレメントに送るためのマスクを重
ね置く異なったアドレスを必要とする。

第４図（ａ）は、一つ以上のプリント・エレメントが３
２の水平な印刷ライン＋　１−１００〜■４３１の各々
の上に位置しているマトリックス配列を示す。各水平ラ
イン上の複数のプリント・エレメントは、一方の（すな
わち、奇数の、または偶数の）垂直カラムに属するソー
ス・イメージの複数のピクセルを同時に印刷するのに使
用できる。水平ラインの一つのプリント・エレメントが
故障である場合、第４図（ａ）の配列は、各水平ライン
上でｌピクセル少なく印刷するように切り替えることが
できる。第２図の５ＬｒＣチツプ５０は、第１１図（ａ
）の配列と組み合わすことができ、ホスト・コンピュー
タによっていずれの印刷モードにも適合するように配置
することができる。パラレルな印刷モード（二つまたは
それ以上のプリント・エレメントが各水平ライン上で同
時に起動されるモード）では、シーケンサ終了番号：Ｎ
が６４にセットされる一方、ベース・アドレスＡ。の前
方ステップ／後方ステップ間隔が、二つまたはそれ以上
の垂直カラム間に位置するアドレスと同等にセットされ
る。一方では、各々３２のプリント・工レメントを起動
するようにプログラムされた二つの５ＬＩＣチツプ５０
は、パラレル型式で同様の結果を成し遂げるように操作
することができる。

もし、水平印刷ラインの一つでプリント・エレメントが
故障したときは、一つまたは二つの５ＬＩＣチツプ５０
は、この時与えられたより少ない数の印刷カラムで処置
するようにプログラムし直すことができる。ベース・レ
ジスタ５１の前方ステップ／後方ステップ間隔は、この
後者の場合では、ｌ垂直カラムだけ少なく進行するよう
に変えられる。このように、第４図（ａ）の配列構成を
用いているプリンタＧ″よ、一つのプリント・エレメン
トが故障しても印刷を続けることができる。

第４図（ｂ）は、他の配列を示すもので、図示のように
、３２個のプリント・エレメントが採用されている。こ
れらプリント・エレメントは、ずらせ型式で、４つの傾
斜ライン３８上の分配されている。このずらせ型式の傾
斜ライン３８は、通常インパクト・プリンタと使用され
る多色プリント・リボンの各色縞に一致させることがで
きる。

また、このずらせ型式傾斜ラインは、インクジェット・
プリンタの場合では、それぞれ異なった色のインクが満
たされた個々のインク溜めに一致させることができる。

第４図に示されているように、Ａという形は、いわゆる
“クモ形のレイアウト“と称されている。

第４図（ｄ）には、′二重パラレル”パターンが示され
ている。これらのパターンは、必要に応じて、カラー印
刷、複数ライン印刷、そして高品位印刷を含む多くの異
なった印刷モードに同様に対応することができる。一つ
またはそれ以上の５ＬＩＣチツプ５０は、第４図（ａ）
〜（ｄ）の配列のどのひとつとも効果的に組み合わすこ
とができ、ホスト、・コンピュータ４０によって、これ
らおよび他のどのようなパターンとも動くことができる
ように適切にプログラムすることができる。

プリント・エレメントの様々な配置を補償する能力は別
として、５ＬＩＣチツプ５０が、テキスト中のイタリッ
ク体や傾斜の必要な量を置換値：ＤＯＯ〜Ｄｎｎを歪め
ることによって容易に作り出すようにプログラムするこ
とができる、ことは、係る技術をよく知る者には明らか
である。

第２図の回路は、どのようなフレキシビリティでも必要
ならば与えるように変更することができる。第５図は、
本発明の係る他の駆動用回路１００のブロックダイヤグ
ラムである。この第２の回路１００の要素には、説明を
簡略化するために、第２図での要素の符号と関連づけた
符号を付した。

論理指定シーケンサ１５６は、サブセットＨ’ｘ＝１１
２．３、・・・、Ｎを含む論理指定番号（ＨＸ）のシリ
ーズを発生ずる。ここで、Ｎはホスト・コンピュータ・
システム（図示せず）から論理指定シーケンサ１５６に
ロードされるシーケンス終了番号である。論理指定番号
：Ｈｘは、プログラムされたオフセット・メモリー１５
２のアドレス人力に供給される。オフセット・メモリー
１５２は、ホスト・コンピュータ・システムから予めロ
ードされた変換表を含んでいろ。アドレス・オフセット
Ｂｘ、ＣｘおよびＤｘは、その入力時に供給された論理
指定番号１（ｘに応じてオフセット・メモリー１５２か
ら出力される。最初のオフセットＤｘは、加算手段１５
３の初めの加算入力に連結される。第２のオフセットＢ
ｘは、ビット作成手段１５８に供給される。第３のオフ
セットＣｘは、ビット再配置蓄積器１５９の入出力選択
制御Ｃｘ　ｉｎおよびＣｘｏｕＬへ供給される。

ザイクル開始信号は、論理指定シーケンサ１５６へ供給
され、論理指定番号Ｈｘシリーズを開始する。各シーケ
ンスの最後では、シーケンサ１５６は、次のベース命令
をベース・アドレス・レジスタ１５１に出力し、レジス
タ１５１に予め決められた爪、ステップ・デイスタンス
が蓄えられているベース・アドレスＡ。をインクレメン
トまたはデクレメントさせ、その後、値がステップ・レ
ジスタ１５１ａに格納される。ベース・アドレスＡｏは
、加算手段１５３の第２の加算入力に供給される。加算
手段１５３は、加算アドレスＡｘをイメージ・ソース・
メモリー１８０のアドレス入力に出力される。イメージ
・ソース・メモリー１８０は、アドレス付は可能なデー
タ・ワードの第１のインテグラル番号ｉとして構成され
、各データ・ワードはビットの第２のインテグラル番号
ｊ構成される。イメージ・ソース・メモリー１８０のア
ドレス付けされたデータ・ワードのビットは、ビット・
マスキング手段１５８へ出力されるので、イメージ・ソ
ース・メモリー１８０に格納されている特有な一つ（あ
るいはそれ以上）のビットは、加算手段１５３とマスキ
ング手段１５Ｂとからなるビット・アドレス手段によっ
てアドレス付けされることができる。それで、個々にア
ドレス付けされたビットは、ビット再配置蓄積器１５９
に送られ、′この蓄積器１５９内で前記ビットは、それ
ぞれに対しＮ個（あるいはそれよりも少なく）の出力イ
メージ・データ・ワード１６０に再配置される。マスキ
ング手段１５８から特定の出力イメージ・ワードのビッ
ト・ポジションへの個々のビットの送りだしは、入力オ
フセットＣｘ１ｎによって制御される。

論理指定番号Ｈｘの各シーケンスの最後では、シーケン
サ１５６は、最後のサイクル信号をビット再配置蓄積器
１５９に出力する。この信号はビット再配置蓄積器１５
９に表示され、出力データ・ワード１６０は完成され、
再配置回路＋００からいつでも転送することができる。

既に配置されている出力イメージ・データ・ワード１６
０の出力オフセットＣｘ　ｏｕｔが回路１００から送り
出すことを、出力オフセットＣｘｏｕｔか指定する。

第２のイメージ再構成回路ｌＯＯのフレキシビリティか
ら得られろ利点は、もちろん、各プログラマブル・エレ
メントに対してバランスされろ。

もし、論理指定シーケンス：ＩＩｘ−夏、２．３、・・
・、Ｎが一定であるならば、可変な終了番号Ｎをロード
する能力はなしで済まされるであろうし、回路＋００の
複雑さを低減することができる。もし、メモリー１８０
中のソース・イメージの垂直高さ（１寸法）が常に一定
であり続けるならば、ステップ・デイスタンスをステッ
プ・レジスタｌ５１ａにプログラムする能力らまたなし
で済まされる。さらに、ビット再配置蓄積器１５９の人
力／出力シーケンスが可変でない場合、オフセット・メ
モリー１５２の変換テーブルのアドレス・オフセットＣ
ｘもまた除外することができる。

【図面の簡単な説明】

第１図は本発明の適用を可能とする第１の非線形マトリ
ックスを示すものであり、第２図は本発明の優先的な実
施態様に基づく第１のデータ再構成回路の構成図であり
、第３図は第２図の回路の動作方法を示すタイミングダ
イヤグラムであり、第４図（ａ）〜（ｄ）はそれぞれ他
のプリントヘッドマトリックスの配列を示すものであり
、第５図は本発明に基づいた他のデータ再構成回路のブ
ロック図であり、第６図は公知の線形プリントヘッドマ
トリックスに隣接する公知のメモリーイメージグリッド
を示す図である。１０・・・メモリー・イメージ、２０・・・プリント・
ヘッドの配列、２５．３５・・・垂直参照ライン、２６
．３６・・・プリント・エレメント、２７．３７・・・
垂直方向の重なり、３０・・・非標準配列、４０・・・
ホスト・コンピュータ、４１・・・メモリー、５０・・
・傾斜論理集積回路（ＳＬＩＣ）チップ、５１・・・ベ
ース・アドレス・レジスタ／カウンタ、５２・・・オフ
セット・メモリ（ＲＡＭ）、５３・・・加算器、５４・
・・ＤＭＡ人力バッファ、５５・・・コントロール・ロ
ジック・（制御論理）ユニット（ＣＬＵ）、５６・・・
シーケンサ、５７・・・バス・スイッチ、５９・・・蓄
積ラッチ、６０・・・出力バッファ、６１・・・プログ
ラマブル・タイマー、６４・・・ホスト・バス、６５・
・・ホスト・コントロール・バス、６８・・・データ・
バス、６９・・・出力ライン、７０・・・外部出力ライ
ン、７２・・・シリアル・シフト・クロック・ライン、
８０・・・外部イメージＩＮＡＭ、８１・・・ソース・
イメージ、８１ａ、８１ｃ・・・アドレス・レンジ、ｓ
ｔｂ・・・包括境界ライン、１００・・・駆動用回路、
１５１ａ・・・ステップ・レジスタ、１５２・・・オフ
セット・メモリー、１５３・・・加算手段、１５８・・
・ビット作成手段（マスキング手段）、１５６・・・論
理指定シーケンサ、１５９・・・ビット再配置蓄ｆ／ｉ
器、１６０・・・出力イメージ・データ・ワード、＋８
０・・・イメージ・ソース・メモリー。出願人　データプロダクツ　コーボレーシジン第１１図（ａ−）（Ｃ）（シ）（ｃＬ）噸６洒７°“′１°１゛′ド゛　西己う′１　　　　　　　　
　糸詩市の圭俗９

Claims

【特許請求の範囲】

（１）ビットマップ・ソース・イメージの１以上のビッ
トにそれぞれ対応する１以上の番号からなる１組の論理
指定番号を発生する論理シーケンサ手段と、ビットマップ・ソース・イメージのそれぞれのビットの
アドレス付けをするアドレス手段であって、第１、第２
の加算入力をもつ加算手段を含み、該加算手段がビット
マップ・ソース・イメージの１以上のビットからなる組
を指定する加算アドレスを発生するようにされたアドレ
ス手段と、前記論理シーケンサ手段の論理指定番号を受
けるように接続され、該論理指定番号を、あらかじめ記
憶された変換テーブルによって、対応するアドレス・オ
フセット番号の組に変換するとともに、このアドレス・
オフセット番号を前記加算手段の第１加算入力に供給す
るように接続されたプログラマブル・オフセット・メモ
リ手段と、ベース・アドレスを記憶し、該ベース・アドレスを前記
加算手段の第２加算入力に供給するように接続されたベ
ース・アドレス・レジスタ手段とを具備することを特徴
とする独立配置されたプリントエレメントを有するドッ
トマトリックスプリンターの駆動用回路。
（２）前記変換テーブルを前記プログラマブル・オフセ
ット・メモリ手段にロードするためのテーブル・ローデ
ィング手段を有することを特徴とする請求項１記載の独
立配置されたプリントエレメントを有するドットマトリ
ックスプリンターの駆動用回路。
（３）前記論理シーケンサ手段に応答し、前記アドレス
手段によってアドレス付けされたソース・イメージ・ビ
ットを蓄積するビット蓄積手段を有することを特徴とす
る請求項２記載の独立配置されたプリントエレメントを
有するドットマトリックスプリンターの駆動用回路。
（４）前記論理指定番号の組に対応する１組のビット番
号を発生するビット番号発生手段と、該ビット番号発生
手段に応答し、前記ビット番号によって指定された１以
上のビットを選択するためのビット選択手段とを有することを特徴とする請求項１記載の独立配置され
たプリントエレメントを有するドットマトリックスプリ
ンターの駆動用回路。
（５）前記ビット選択手段に接続され、該ビット選択手
段によって選択されたビットをグループ分けしてプリン
ト・イメージ・データ・ワードを形成し、各プリント・
イメージ・データ・ワードのビットが同時にアクセスで
きるように配列するビット再配置手段を有することを特徴とする請求項４記載の独立配置され
たプリントエレメントを有するドットマトリックスプリ
ンターの駆動用回路。
（６）前記プリント・イメージ・データ・ワードを１以
上記憶するためのプリント・イメージ記憶手段を有する
ことを特徴とする請求項５記載の独立配置されたプリン
トエレメントを有するドットマトリックスプリンターの
駆動用回路。
（７）あらかじめ定められた間隔のプリント・エレメン
ト起動パルスを１以上発生するプログラマブル・タイミ
ング手段を有することを特徴とする請求項１記載の独立
配置されたプリントエレメントを有するドットマトリッ
クスプリンターの駆動用回路。
（８）前記ソース・イメージのビットを記憶し、前記ア
ドレス手段と機能的に接続され、前記加算手段によって
発生された加算アドレスに応答するようにされたソース
・イメージ記憶手段を有することを特徴とする請求項１
記載の独立配置されたプリントエレメントを有するドッ
トマトリックスプリンターの駆動用回路。
（９）基準点からそれぞれの変位だけ隔てられたプリン
トヘッドのプリント・エレメントを同時に起動する独立
配置されたプリントエレメントを有するドットマトリッ
クスプリンターの駆動方法において、それぞれのプリント・エレメントの基準点からの各変位
に対応する複数のアドレス・オフセット値をオフセット
・メモリに記憶すること、ベース・アドレスを発生すること、複数のアドレス・オフセット値を出力するとともに、各
アドレス・オフセット値をベース・アドレスに加算して
、対応する複数の加算アドレスを発生すること、該加算アドレスをソース・イメージ・メモリのアドレス
・ポートに供給し、プリントヘッドのプリント・エレメ
ントの各変位に対応する複数のビットを前記ソース・イ
メージ・メモリからアクセスすることを含むことを特徴とする独立配置されたプリントエレメ
ントを有するドットマトリックスプリンターの駆動方法
。