JPH01113704U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の第１及び第２の実施例の駆動
回路部及び周辺回路を示す説明図、第２図はその
電圧レベル補償回路の構成を示す説明図、第３図
は第２の実施例の電圧レベル補償回路の構成を示
す説明図、第４図はＣＰＵからウオツチドツグタ
イマへ送られるパルスの発生動作を示すフローチ
ヤート、第５図はウオツチドツグタイマへ送るパ
ルスとＣＰＵ動作の関係を示したタイムチヤート
、第６図はＣＰＵを用いた駆動制御回路の構成図
、第７図及び第７ａ図は従来のプルアツプされた
駆動制御回路及び各部の動作を示すタイムチヤー
ト、第８図及び第８ａ図は従来のプルダウンされ
た駆動制御回路及び各部の動作を示すタイムチヤ
ートを示している。 ［符号の説明］、１，１′…駆動回路、２，２
′…電圧レベル補償回路、３…Ｉ／Ｏポート、４
…タイマ回路、５…ウオツチドツグタイマ、６…
ＣＰＵ、７…ＲＡＭ、８…ＲＯＭ、９…電源スイ
ツチ。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) ＣＰＵに接続されたＩ／Ｏポートの出力端
   子に少なくとも１つの駆動回路を接続して構成し
   たＣＰＵを用いた駆動制御回路において、 上記各々の駆動回路の入力ラインに、プルアツ
   プ、プルダウン電源を選択的に供給するスイツチ
   ング回路を有した電圧レベル補償回路を設けて成
   り、電源投入時において上記駆動回路の入力ライ
   ンに供給される電源電圧レベルが安定に至らない
   期間、上記スイツチング回路によつて、駆動回路
   の入力ラインに供給されるプルアツプ、プルダウ
   ン電源を切り換えて上記各々の駆動回路の誤動作
   を防止するようにしたＣＰＵを用いた駆動制御回
   路。 (2) 上記スイツチング回路の切り換えが、タイ
   マ回路によつて制御されており、電源投入によつ
   てタイマ回路が起動されてタイムアツプするまで
   の期間は、上記プルアツプ、プルダウン電源のう
   ち、通常の制御時とは異なる電圧レベルの電源を
   供給し、タイマ回路がタイムアツプした後は通常
   の制御時の電圧レベルの電源を供給する構成とし
   ている請求項(1)記載のＣＰＵを用いた駆動制御
   回路。 (3) 上記スイツチング回路によるプルアツプ、
   プルダウン電源の切り換えが、ＣＰＵの動作の異
   常を判別するウオツチドツグタイマによつて行な
   われる構成とした請求項(2)記載のＣＰＵを用い
   た駆動制御回路。