JPH01113992A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01113992A JPH01113992A JP62270091A JP27009187A JPH01113992A JP H01113992 A JPH01113992 A JP H01113992A JP 62270091 A JP62270091 A JP 62270091A JP 27009187 A JP27009187 A JP 27009187A JP H01113992 A JPH01113992 A JP H01113992A
- Authority
- JP
- Japan
- Prior art keywords
- serial
- bit
- output
- data
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、例えば、ランダム入
力機能と、シリアル（入）出力機能を併せもつ画像処理
用のデエアルボートメモリに利用して特に有効な技術に
関する。
力機能と、シリアル（入）出力機能を併せもつ画像処理
用のデエアルボートメモリに利用して特に有効な技術に
関する。
文字あるいは図形等をＣＲＴ （陰極線管）の画面上に
表示させるための画像用フレームバッファメモリとして
１例えば、日経マグロウヒル社発行の［日経エレクトロ
ニクスｊ １９８６年５月２４日号。
表示させるための画像用フレームバッファメモリとして
１例えば、日経マグロウヒル社発行の［日経エレクトロ
ニクスｊ １９８６年５月２４日号。
第２４５〜２６４頁に記載されたデエアルボートメモリ
が公知である。
が公知である。
このデエアルポートメモリには、記憶データを１ビツト
または数ビツト単位で入出力するためのランダムアクセ
スポートと、記憶データをメモリアレイのワード単位で
シリアルに入出力するためのシリアルアクセスポートが
設けられている。
または数ビツト単位で入出力するためのランダムアクセ
スポートと、記憶データをメモリアレイのワード単位で
シリアルに入出力するためのシリアルアクセスポートが
設けられている。
ランダム部は、複数のデータ線と複数のワード線および
該データ線とワード線の交点に配置されろ複数のメモリ
セルからなる複数のメモリアレイを含む。
該データ線とワード線の交点に配置されろ複数のメモリ
セルからなる複数のメモリアレイを含む。
シリアル部は、第２図（α）に示すように、メモリアレ
イ１に接続されたデータレジスタ２、シリアルメインア
ンプ（ＳＭＡ）５、シリアル出力バッファ（Ｂｖｐ ）
４およびこれらの制御回路５．６′を含む。データレ
ジスタ２は複数のメモリアレイ１の記憶データを保持し
、記憶データの並直列変換に必要なタイミング調整に用
いられる。
イ１に接続されたデータレジスタ２、シリアルメインア
ンプ（ＳＭＡ）５、シリアル出力バッファ（Ｂｖｐ ）
４およびこれらの制御回路５．６′を含む。データレ
ジスタ２は複数のメモリアレイ１の記憶データを保持し
、記憶データの並直列変換に必要なタイミング調整に用
いられる。
このようなデュアルポートメモリを用いて、シリアルポ
ートの複数ビット出力の１ビツトが１画素に対応するよ
うに７レームバツ７アを構成する場合、従来のデュアル
ポートメモリでは、第２図（α）に示すように外付けの
付加回路が必要になる。
ートの複数ビット出力の１ビツトが１画素に対応するよ
うに７レームバツ７アを構成する場合、従来のデュアル
ポートメモリでは、第２図（α）に示すように外付けの
付加回路が必要になる。
すなわち、第２図（ｂ）のタイミングチャートに示すよ
うに、シリアルクロック信号ＳＣによりてデータレジス
タ２からシリアルメインアンプ３に送られた複数ビット
（この例では４ビツト）分のデータは、シリアル入出力
制御信号ＳＯＥにより並列にシリアル入出力ポートＳＯ
〜Ｓ５に現われる。この複数画素分のデータを１画素分
のデータとして順次ＣＲＴへ送出するためには、外付け
のシフトレジスタ７を設け、並直列変換を行なう必要が
ある。
うに、シリアルクロック信号ＳＣによりてデータレジス
タ２からシリアルメインアンプ３に送られた複数ビット
（この例では４ビツト）分のデータは、シリアル入出力
制御信号ＳＯＥにより並列にシリアル入出力ポートＳＯ
〜Ｓ５に現われる。この複数画素分のデータを１画素分
のデータとして順次ＣＲＴへ送出するためには、外付け
のシフトレジスタ７を設け、並直列変換を行なう必要が
ある。
したがって、本発明は、このような用途において、シフ
トレジスタを外付けする必要のない、半導体記憶装置を
提供することを目的とする。
トレジスタを外付けする必要のない、半導体記憶装置を
提供することを目的とする。
上記目的を達成するために１本発明は、メモリアレイの
記憶データをシリアルに出力する複数のビットのシリア
ルアクセスポートな有する半導体記憶装置において。
記憶データをシリアルに出力する複数のビットのシリア
ルアクセスポートな有する半導体記憶装置において。
上記シリアルアクセスポートの各ビットの出力を、外部
からの制御信号により個別に許可または禁止する手段を
設けるようにしたものである。
からの制御信号により個別に許可または禁止する手段を
設けるようにしたものである。
上記手段は、好ましくは、５状態出力機能を有する複数
のバッファを有し、該複数のバッファは外部からの複数
の制御信号により個別にイネーブルされる。用途により
、上記複数のバッファを複数の制御信号により順次イネ
ーブルし、上記複数のビット出力をワイアードＯＲ接続
することができる。
のバッファを有し、該複数のバッファは外部からの複数
の制御信号により個別にイネーブルされる。用途により
、上記複数のバッファを複数の制御信号により順次イネ
ーブルし、上記複数のビット出力をワイアードＯＲ接続
することができる。
さらに、好ましくは、上記複数の制御信号を入力するた
めの複数の入力端子を設ける。
めの複数の入力端子を設ける。
本発明にお〜・て、シリアルポートからの入力機能は必
須のものではないが設けてもよい。
須のものではないが設けてもよい。
シリアルアクセスポートの各ビットそれぞれに対応した
シリアル入出力制御信号端子を設けることにより、デュ
アルポートメモリ内部でのシリアルデータの並列な読出
動作と非同期で、かつ各ビット独立なシリアルポートの
読出を行なうことができる。
シリアル入出力制御信号端子を設けることにより、デュ
アルポートメモリ内部でのシリアルデータの並列な読出
動作と非同期で、かつ各ビット独立なシリアルポートの
読出を行なうことができる。
これによれば、デュアルポートメモリのシリアルアクセ
スポートの各ビットを各画素に割当てたフレームバッフ
ァを構成する場合に、シリアルアクセスポートの各ビッ
トをワイアードＯＲに接続し、各ビットに対応したシリ
アル入出力制御信号端子に表示クロックを分周したもの
を与えることにより、ＣＲＴ ”−の表示データを得る
ことができ、シリアルアクセスポートに接続するシフト
レジスタを不要とすることができる。
スポートの各ビットを各画素に割当てたフレームバッフ
ァを構成する場合に、シリアルアクセスポートの各ビッ
トをワイアードＯＲに接続し、各ビットに対応したシリ
アル入出力制御信号端子に表示クロックを分周したもの
を与えることにより、ＣＲＴ ”−の表示データを得る
ことができ、シリアルアクセスポートに接続するシフト
レジスタを不要とすることができる。
第１図（α）に本発明が適用されたデュアルポートメモ
リの一実施例のブロック図を示す。同図において、第２
図（、）と同等の要素には同一の符号を付しである。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術によって、特に制限されないが、単結晶シリコンのよ
うな１個の半導体基板上において形成される。
リの一実施例のブロック図を示す。同図において、第２
図（、）と同等の要素には同一の符号を付しである。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術によって、特に制限されないが、単結晶シリコンのよ
うな１個の半導体基板上において形成される。
この実施例のデュアルポートメモリには、 ＲＡＭ（ラ
ンダムアクセスメモリ）アレイ１を含むランダム部と、
データレジスタ２．シリアルメインアンプ３．シリアル
出力バッファ４を複数組（この実施例では４組）、およ
びそれらの制御回路５．６とを含むシリアル部とが設け
られる。
ンダムアクセスメモリ）アレイ１を含むランダム部と、
データレジスタ２．シリアルメインアンプ３．シリアル
出力バッファ４を複数組（この実施例では４組）、およ
びそれらの制御回路５．６とを含むシリアル部とが設け
られる。
この実施例のデュアルポートメモリのシリアル読出動作
では、まずＲＡＭアレイ１から出力された読出データが
４本のデータレジスタ２に同時に取込まれる。次Ｋ、シ
リアルクロック信号ＳＣに同期した制御信号８により、
４本のデータレジスタ２から、それぞれに対応する４個
のシリアルメインアンプ５に１ビツト分ずつのデータが
送出される。各シリアルメインアンプ５はシリアルクロ
ック信号ＳＣに同期した制御信号９の立上りまたは立下
りでデータを取込むエツジトリガ型であり。
では、まずＲＡＭアレイ１から出力された読出データが
４本のデータレジスタ２に同時に取込まれる。次Ｋ、シ
リアルクロック信号ＳＣに同期した制御信号８により、
４本のデータレジスタ２から、それぞれに対応する４個
のシリアルメインアンプ５に１ビツト分ずつのデータが
送出される。各シリアルメインアンプ５はシリアルクロ
ック信号ＳＣに同期した制御信号９の立上りまたは立下
りでデータを取込むエツジトリガ型であり。
再びデータ取込みエツジが入力されるまでシリアル出力
バッファ４への出力データを保持する。各シリアル出力
バッファ４は、制御回路６かもの制御信号１０と等価な
、各々に対応したシリアル入出力制御信号ＳＯＥｉ（ｉ
＝ｇ〜５）が°Ｌ°の期間のみイネーブルされて入力デ
ータをバッファリングし５ＯＥｉ カ＠Ｈ’の期間はシ
リアルアクセスポート５ｉ（ｉ＝０〜６）への出力をハ
イインピーダンスにする３状態出力機能を持つ。
バッファ４への出力データを保持する。各シリアル出力
バッファ４は、制御回路６かもの制御信号１０と等価な
、各々に対応したシリアル入出力制御信号ＳＯＥｉ（ｉ
＝ｇ〜５）が°Ｌ°の期間のみイネーブルされて入力デ
ータをバッファリングし５ＯＥｉ カ＠Ｈ’の期間はシ
リアルアクセスポート５ｉ（ｉ＝０〜６）への出力をハ
イインピーダンスにする３状態出力機能を持つ。
本実施例のデュアルポートメモリを用いて、シリアルア
クセスポートＳＯ〜Ｓ５からの４ピツト出力データを順
次１ビツトずつ１本の信号線に出力するためには、第１
図（α）に示すように４ビツトのシリアルアクセスポー
トなワイアードＯＲ接続し第１図（Ａ）に示すような制
御信号を与えればよい。
クセスポートＳＯ〜Ｓ５からの４ピツト出力データを順
次１ビツトずつ１本の信号線に出力するためには、第１
図（α）に示すように４ビツトのシリアルアクセスポー
トなワイアードＯＲ接続し第１図（Ａ）に示すような制
御信号を与えればよい。
従来のデュアルポートメモリを用いた場合は、第２図（
、）の例に示すように４ビツトのシリアルアクセスホー
ド出力を一度外部のシフトレジスタ７に取込み、第２図
（ｈ）に示すような制御信号を与える必要がある。これ
は、シリアル入出力制御信号ＳＯＥが４個のシリアル出
力バッファに共通であることにより、４ビツト分のデー
タがシリアルアクセスポートから同時に出力されてしま
うためである。
、）の例に示すように４ビツトのシリアルアクセスホー
ド出力を一度外部のシフトレジスタ７に取込み、第２図
（ｈ）に示すような制御信号を与える必要がある。これ
は、シリアル入出力制御信号ＳＯＥが４個のシリアル出
力バッファに共通であることにより、４ビツト分のデー
タがシリアルアクセスポートから同時に出力されてしま
うためである。
以上のように、この実施例のデュアルポートメモリでは
％４ビットのシリアルアクセスポートの各ビットに対応
した４本のシリアル入出力制御信号端子を設けることに
より、各ビットごとの入出力制御を可能にし、従来のデ
ュアルポートメモリを用いた場合必要とされた外付けの
並直列変換回路を不要とすることができる。
％４ビットのシリアルアクセスポートの各ビットに対応
した４本のシリアル入出力制御信号端子を設けることに
より、各ビットごとの入出力制御を可能にし、従来のデ
ュアルポートメモリを用いた場合必要とされた外付けの
並直列変換回路を不要とすることができる。
以上本発明を実施例に基づき説明したが、この発明は上
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることは言うまでもない。
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることは言うまでもない。
例えば、この実施例ではシリアル読出の場合についての
み記述したが、本発明の要旨を用いてシリアル書込にお
けるビットマスク機能も可能である。
み記述したが、本発明の要旨を用いてシリアル書込にお
けるビットマスク機能も可能である。
本発明は、デュアルポートメモリのシリアルアクセスポ
ートの各ビットそれぞれに対応したシリアル入出力制御
信号端子を設けたことにより、シリアル読出データをシ
リアルアクセスポートに反映させるタイミングを各ビッ
トごとに制御することを可能にしたので、シリアルアク
セスポートの各ビットをワイアードＯＲ接続することが
でき。
ートの各ビットそれぞれに対応したシリアル入出力制御
信号端子を設けたことにより、シリアル読出データをシ
リアルアクセスポートに反映させるタイミングを各ビッ
トごとに制御することを可能にしたので、シリアルアク
セスポートの各ビットをワイアードＯＲ接続することが
でき。
従来シリアルアクセスポートに接続していたシフトレジ
スタが不要になる、という効果がある。
スタが不要になる、という効果がある。
第１図（α）は本発明が適用されたデュアルポートメモ
リのシリアル部の一実施例を示すブロック図および本実
施例におけるシリアルアクセスポートの接続図、第１図
（ａｔは本実施例における）イミングチヤード、第２図
（ａ）は従来のデュアルポートメモリのシリアル部のブ
ロック構成例およびシリアルポートの接続例を示す図、
第２図（ｂｌは第２図（ａ）に対応したタイミングチャ
ートである。 １・・・・・・・・・・・・・・・・・・ＲＡＭアレイ
２・・・・・・・・・・・・・・・・・・シリアルデー
タレジスタ６・・・・・・・・・・・・・・・・・・シ
リアルメインアンプ４・・・・・・・・・・・・・・・
・・・シリアル出力バッファ５・・・・・・・・・・・
・・・・・・・データレジスタおよびシリアルメインア
ンプ制御回路 ６．６′・・・・・・・・・シリアル入出力制御回路７
・・・・・・・・・・・・・・・・・・シフトレジスタ
８・・・・・・・・・・・・・・・・・・シリアルデー
タレジスタ制御信号９・・・・・・・・・・・・・・・
・・・シリアルメインアンプ制御信号１０、ｉｎ’・・
・・・・シリアル出力バッファ制御信号代理人 弁理士
小 川 勝 男 〒１図体） （ｂ） Ｃ ｏｏｕｒｘｘ。 閉２図（α）
リのシリアル部の一実施例を示すブロック図および本実
施例におけるシリアルアクセスポートの接続図、第１図
（ａｔは本実施例における）イミングチヤード、第２図
（ａ）は従来のデュアルポートメモリのシリアル部のブ
ロック構成例およびシリアルポートの接続例を示す図、
第２図（ｂｌは第２図（ａ）に対応したタイミングチャ
ートである。 １・・・・・・・・・・・・・・・・・・ＲＡＭアレイ
２・・・・・・・・・・・・・・・・・・シリアルデー
タレジスタ６・・・・・・・・・・・・・・・・・・シ
リアルメインアンプ４・・・・・・・・・・・・・・・
・・・シリアル出力バッファ５・・・・・・・・・・・
・・・・・・・データレジスタおよびシリアルメインア
ンプ制御回路 ６．６′・・・・・・・・・シリアル入出力制御回路７
・・・・・・・・・・・・・・・・・・シフトレジスタ
８・・・・・・・・・・・・・・・・・・シリアルデー
タレジスタ制御信号９・・・・・・・・・・・・・・・
・・・シリアルメインアンプ制御信号１０、ｉｎ’・・
・・・・シリアル出力バッファ制御信号代理人 弁理士
小 川 勝 男 〒１図体） （ｂ） Ｃ ｏｏｕｒｘｘ。 閉２図（α）
Claims (1)
- 【特許請求の範囲】 １、メモリアレイの記憶データをシリアルに出力する複
数のビットのシリアルアクセスポートを有する半導体記
憶装置において。 上記シリアルアクセスポートの各ビットの出力を、外部
からの制御信号により個別に許可または禁止する手段を
設けたことを特徴とする半導体記憶装置。 ２、上記手段は、３状態出力機能を有する複数のバッフ
ァを有し、該複数のバッファは外部からの複数の制御信
号により個別にイネーブルされる特許請求の範囲第１項
記載の半導体記憶装置。 ３、上記複数のバッファは上記複数の制御信号により順
次イネーブルされ、上記複数のビット出力はワイアード
ＯＲ接続される特許請求の範囲第２項記載の半導体記憶
装置。 ４、上記複数の制御信号を入力するための複数の入力端
子を具有する特許請求の範囲第１項記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270091A JPH01113992A (ja) | 1987-10-28 | 1987-10-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270091A JPH01113992A (ja) | 1987-10-28 | 1987-10-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01113992A true JPH01113992A (ja) | 1989-05-02 |
Family
ID=17481402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270091A Pending JPH01113992A (ja) | 1987-10-28 | 1987-10-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01113992A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007018765A (ja) * | 2005-07-05 | 2007-01-25 | Hoshizaki Electric Co Ltd | 空冷式の装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289594A (ja) * | 1985-06-17 | 1986-12-19 | Hitachi Ltd | 半導体記憶装置 |
| JPS62281198A (ja) * | 1986-05-30 | 1987-12-07 | Texas Instr Japan Ltd | デ−タ選択回路 |
-
1987
- 1987-10-28 JP JP62270091A patent/JPH01113992A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289594A (ja) * | 1985-06-17 | 1986-12-19 | Hitachi Ltd | 半導体記憶装置 |
| JPS62281198A (ja) * | 1986-05-30 | 1987-12-07 | Texas Instr Japan Ltd | デ−タ選択回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007018765A (ja) * | 2005-07-05 | 2007-01-25 | Hoshizaki Electric Co Ltd | 空冷式の装置 |
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