JPH01113996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01113996A JPH01113996A JP62272662A JP27266287A JPH01113996A JP H01113996 A JPH01113996 A JP H01113996A JP 62272662 A JP62272662 A JP 62272662A JP 27266287 A JP27266287 A JP 27266287A JP H01113996 A JPH01113996 A JP H01113996A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置に関し、特にその読出し速度
の向上に関する。
の向上に関する。
（従来の技術〕
第６図は、従来の例えば漢字ＲＯＭとして用いられるマ
スクＲＯＭの構成説明図である。同図において、１はア
ドレスバッフ？、２は行デコーダ、３は列デコーダ、４
はメモリセルアレイであり、５は列デコーダ３の出力信
号に従い所定のビット線を選択するビット線選択回路、
６はセンスアンプ、７は出力バッフ？である。出力バッ
フ７７は通常８個または１６個で構成されており、同図
では７゜〜７．の８個の例を示している。この出力バッ
ファ７の数に伴い、センスアンプ６及びビット線選択回
路５は６〜６．５ｏ〜５□と各々８個設けられ、メモリ
セルアレイ４のメモリ領域は４゜〜４□と８分割される
。また、アドレスバ 。
スクＲＯＭの構成説明図である。同図において、１はア
ドレスバッフ？、２は行デコーダ、３は列デコーダ、４
はメモリセルアレイであり、５は列デコーダ３の出力信
号に従い所定のビット線を選択するビット線選択回路、
６はセンスアンプ、７は出力バッフ？である。出力バッ
フ７７は通常８個または１６個で構成されており、同図
では７゜〜７．の８個の例を示している。この出力バッ
ファ７の数に伴い、センスアンプ６及びビット線選択回
路５は６〜６．５ｏ〜５□と各々８個設けられ、メモリ
セルアレイ４のメモリ領域は４゜〜４□と８分割される
。また、アドレスバ 。
ッファ１は１０〜１（。−１）までｎ個あり、同図にｎ
＋３ おいては２ Ｘ８＝２ ビットのメモリ構成とな
る。なお、Ｄ０〜Ｄ７はデータ出力である。
＋３ おいては２ Ｘ８＝２ ビットのメモリ構成とな
る。なお、Ｄ０〜Ｄ７はデータ出力である。
第７図は１つのデータバッフ７７ｘ（Ｘ＝Ｏ〜７）に接
続されるセンスアンプ６ｘ及びビット線選択回路５Ｘを
示した回路構成図である。同図に示すように一方電極が
メモリセルアレイ４ｘの各ビット線に接続され、他方電
極がセンスアンプ６ｘ共通に接続されたトランジスタＱ
。−Ｑｌ−１が設けられ、各トランジスタＱ −Ｑ、
、のゲートには列デコーダ３の各出力信号線３゜〜３１
１−１が接続される。
続されるセンスアンプ６ｘ及びビット線選択回路５Ｘを
示した回路構成図である。同図に示すように一方電極が
メモリセルアレイ４ｘの各ビット線に接続され、他方電
極がセンスアンプ６ｘ共通に接続されたトランジスタＱ
。−Ｑｌ−１が設けられ、各トランジスタＱ −Ｑ、
、のゲートには列デコーダ３の各出力信号線３゜〜３１
１−１が接続される。
このような構成において、読出し時に図示しないＣＰＵ
等によりアドレス信号が発生すると、アドレス信号はア
ドレスバッファ１を介して行アドレスＲＡとして行デコ
ーダ２１列アドレスＣＡとして列デコーダ３に入力され
る。そして、行デコーダ２により行アドレスＲＡに基づ
きメモリセルアレイ４の１つの行（ワード線）が選択さ
れる。
等によりアドレス信号が発生すると、アドレス信号はア
ドレスバッファ１を介して行アドレスＲＡとして行デコ
ーダ２１列アドレスＣＡとして列デコーダ３に入力され
る。そして、行デコーダ２により行アドレスＲＡに基づ
きメモリセルアレイ４の１つの行（ワード線）が選択さ
れる。
その後、選択された行のメモリセルの全データが、全ビ
ット線を介し各ビット線選択回路５ｘのトランジスタ、
、ＱＯ−Ｑｍ−１のドレインに伝わる。
ット線を介し各ビット線選択回路５ｘのトランジスタ、
、ＱＯ−Ｑｍ−１のドレインに伝わる。
一方、列デコーダ３により列アドレスＣＡに基づき１木
の出力信号線３〜３１１−１のいずれかが活性化し、各
ビット線選択回路５ｘにおいてトランジスタＱ。−Ｑａ
−１のいずれかが導通する。その結果、各センスアンプ
６Ｘには各メモリセルアレイ４ＸよりアドレスＲＡ、Ｃ
Ａ指定されたメモリセルアレイ４のデータが入力され、
このセンスアンプ６Ｘにより検知、増幅し、出力バッフ
ァ７Ｘを介してデータ出力ＤＸｆｆｉ’Ｒることができ
る。
の出力信号線３〜３１１−１のいずれかが活性化し、各
ビット線選択回路５ｘにおいてトランジスタＱ。−Ｑａ
−１のいずれかが導通する。その結果、各センスアンプ
６Ｘには各メモリセルアレイ４ＸよりアドレスＲＡ、Ｃ
Ａ指定されたメモリセルアレイ４のデータが入力され、
このセンスアンプ６Ｘにより検知、増幅し、出力バッフ
ァ７Ｘを介してデータ出力ＤＸｆｆｉ’Ｒることができ
る。
つまり、１回のアドレス指定により８ビットのデータＤ
。−０７が並列的に得ることができる。
。−０７が並列的に得ることができる。
上記したマスクＲＯＭを漢字フォントデータを格納した
漢字ＲＯＭとして使用する場合を考えてみる。最近の漢
字フォントは２４Ｘ２４ドツト構成が主流である。従っ
て、１行分である２４ビットのデータを１行ごとに２４
回出力することで漢字を一文字生成する構成が最も適切
な方法と言える。
漢字ＲＯＭとして使用する場合を考えてみる。最近の漢
字フォントは２４Ｘ２４ドツト構成が主流である。従っ
て、１行分である２４ビットのデータを１行ごとに２４
回出力することで漢字を一文字生成する構成が最も適切
な方法と言える。
そこで、８ビットデータ出力のマスクＲＯＭを使用する
場合、このマスクＲＯＭを漢字ＲＯＭ１〜漢字ＲＯＭ３
として３個使用し、例えば第８図に示すように「漢」の
字において、漢字ＲＯＭＩには漢字データＤ１、漢字Ｒ
ＯＭ２には漢字データＤ２、漢字ＲＯＭ３には漢字デー
タＤ３を、同一行のフォントデータは同一アドレス（Ａ
ｏ〜Ａ４．上位アドレス省略）に対応するように格納す
る。このように構成することで１行２４ビットの漢字フ
ォントデータの出力を８ビットデータ出りの漢字ＲＯＭ
を３個用い、１回のアドレス指定で並列に２４ビットの
データを出力させることで行う。なお、この漢字ＲＯＭ
Ｉへ・漢字ＲＯＭ３各々は従来はＩＭ（メガ）ビット構
成の６のが主に用いられていた。
場合、このマスクＲＯＭを漢字ＲＯＭ１〜漢字ＲＯＭ３
として３個使用し、例えば第８図に示すように「漢」の
字において、漢字ＲＯＭＩには漢字データＤ１、漢字Ｒ
ＯＭ２には漢字データＤ２、漢字ＲＯＭ３には漢字デー
タＤ３を、同一行のフォントデータは同一アドレス（Ａ
ｏ〜Ａ４．上位アドレス省略）に対応するように格納す
る。このように構成することで１行２４ビットの漢字フ
ォントデータの出力を８ビットデータ出りの漢字ＲＯＭ
を３個用い、１回のアドレス指定で並列に２４ビットの
データを出力させることで行う。なお、この漢字ＲＯＭ
Ｉへ・漢字ＲＯＭ３各々は従来はＩＭ（メガ）ビット構
成の６のが主に用いられていた。
ところで、漢字ＲＯＭに収納されるべき文字数は、
ＪＩＳノ１漢字文字数 ５２４文字ＪＩＳ第１水
準文字数 ２，９６５文字ＪＩＳ第２水準文字数
３，３８８文字と、第２本章文字数を含めると０．
８７７文字にもなり、必要メモリ容量は、 漢字フォント１６Ｘ１６ドツト １７６Ｍビット２４
ｘ２４ ｎ ３．９６Ｍビット３６ｘ ３６ 、
ｎ ８．．９１ Ｍビット必要となり、最近主流
の２４ｘ２４ドツト構成の漢字フォントでＪＩＳ第２水
準を含んだ漢字ＲＯＭを構成するには、４Ｍビット以上
のメモリ容量が必要となる。
準文字数 ２，９６５文字ＪＩＳ第２水準文字数
３，３８８文字と、第２本章文字数を含めると０．
８７７文字にもなり、必要メモリ容量は、 漢字フォント１６Ｘ１６ドツト １７６Ｍビット２４
ｘ２４ ｎ ３．９６Ｍビット３６ｘ ３６ 、
ｎ ８．．９１ Ｍビット必要となり、最近主流
の２４ｘ２４ドツト構成の漢字フォントでＪＩＳ第２水
準を含んだ漢字ＲＯＭを構成するには、４Ｍビット以上
のメモリ容量が必要となる。
そこで、従来同様の方法で１Ｍピットより容量の大きい
２Ｍビット（４Ｍピット）の容量の漢字ＲＯＭを第８図
で示したように３個並列に用いる必要がある。しかしな
がら、このように漢字ＲＯＭを用いると、２４Ｘ２４フ
オントの漢字データであれば、必要メモリ容量は３．９
６Ｍビットと４Ｍビットの容量で充分な漢字ＲＯＭが、
６（２Ｘ３）Ｍピット、１２（４ｘ３）Ｍビット構成と
なってしまい、かなり人容量となりメモリ効率が悪いと
いう問題点があった。
２Ｍビット（４Ｍピット）の容量の漢字ＲＯＭを第８図
で示したように３個並列に用いる必要がある。しかしな
がら、このように漢字ＲＯＭを用いると、２４Ｘ２４フ
オントの漢字データであれば、必要メモリ容量は３．９
６Ｍビットと４Ｍビットの容量で充分な漢字ＲＯＭが、
６（２Ｘ３）Ｍピット、１２（４ｘ３）Ｍビット構成と
なってしまい、かなり人容量となりメモリ効率が悪いと
いう問題点があった。
この問題点を解消するため、８ビットデータ出力の４Ｍ
ビット構成のマスクＲＯＭ１個を漢字ＲＯＭとして用い
、全漢字７オントデ゛−夕を１個の漢字ＲＯＭに格納す
ることでメモリ効率を良好なものにすることができる。
ビット構成のマスクＲＯＭ１個を漢字ＲＯＭとして用い
、全漢字７オントデ゛−夕を１個の漢字ＲＯＭに格納す
ることでメモリ効率を良好なものにすることができる。
しかしながら、１個の８ビットデータ出力の漢字ＲＯＭ
では、漢字−行分のデータを出力するのに、３回のメモ
リアクセスが必要となる。このため、マスクＲＯＭの１
回のアクレス時間が２００〜２５０ｎｓ程度であること
から、３回アクセスするには６００〜７５０ｎ Ｓと従
来の３倍程度も要してしまい、特に高速なマイクロプロ
セッサでこのような漢字ＲＯＭにアクセスすると、漢字
出力に要する処理時間が必要以上に費やしすぎてしまう
という問題点があった。
では、漢字−行分のデータを出力するのに、３回のメモ
リアクセスが必要となる。このため、マスクＲＯＭの１
回のアクレス時間が２００〜２５０ｎｓ程度であること
から、３回アクセスするには６００〜７５０ｎ Ｓと従
来の３倍程度も要してしまい、特に高速なマイクロプロ
セッサでこのような漢字ＲＯＭにアクセスすると、漢字
出力に要する処理時間が必要以上に費やしすぎてしまう
という問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、複数回に分けてデータ読出しを行うに際し
、高速にアクセスすることができる半導体記憶装置を得
ることを目的とする。
れたもので、複数回に分けてデータ読出しを行うに際し
、高速にアクセスすることができる半導体記憶装置を得
ることを目的とする。
この発明にかかる半導体記憶装置は、メモリセルアレイ
よりアドレス指定された複数ビットのデータをブロック
単位に取り込むデータ呼出し手段と、前記データ呼出し
手段により取り込まれた複数ビットのデータを、ブロッ
クごとに所定時間間隔で同一の前記出力部に出力するデ
ータ出力手段とを備えて構成されている。
よりアドレス指定された複数ビットのデータをブロック
単位に取り込むデータ呼出し手段と、前記データ呼出し
手段により取り込まれた複数ビットのデータを、ブロッ
クごとに所定時間間隔で同一の前記出力部に出力するデ
ータ出力手段とを備えて構成されている。
この発明におけるデータ出力手段は、データ呼出し手段
によりアドレス指定されたメモリセルアレイから取り込
まれた複数ビットのデータを、ブロックごとに所定時間
間隔で同一の出力部に出力するため、１回のアドレス指
定で出力部の出力データ幅にブロック数をｌ１ｉＷシた
データ幅のデータを読出すことができる。
によりアドレス指定されたメモリセルアレイから取り込
まれた複数ビットのデータを、ブロックごとに所定時間
間隔で同一の出力部に出力するため、１回のアドレス指
定で出力部の出力データ幅にブロック数をｌ１ｉＷシた
データ幅のデータを読出すことができる。
（実施例）
第１図はこの発明の一実施例であるマスクＲＯＭの構成
説明図である。同図において、１〜４は従来と同じであ
るので説明は省略する。ビット線選択回路５は従来と異
なり、列デコーダ３の出力に従い、各メモリセルアレイ
４ｘ（ｘ＝Ｏ〜１）に対して３つビット線選択回路５ｘ
１〜５ｘ３を設けることより３本のビットを選択してい
る。これに対応してセンスアンプ６も、各メモリセルア
レイ４ｘに対して３データが保持できるように６ｘ１〜
６ｘ３と３個設けられている。このようにビット線選択
回路５及びセンス７ンプ６は３ブロツク構成となる。
説明図である。同図において、１〜４は従来と同じであ
るので説明は省略する。ビット線選択回路５は従来と異
なり、列デコーダ３の出力に従い、各メモリセルアレイ
４ｘ（ｘ＝Ｏ〜１）に対して３つビット線選択回路５ｘ
１〜５ｘ３を設けることより３本のビットを選択してい
る。これに対応してセンスアンプ６も、各メモリセルア
レイ４ｘに対して３データが保持できるように６ｘ１〜
６ｘ３と３個設けられている。このようにビット線選択
回路５及びセンス７ンプ６は３ブロツク構成となる。
また、センスアンプ６、出力バッフ７７間にはトランス
ミッションバッフ？８が設けられ、各センスアンプ６ｘ
１〜６ｘ３に対応して８ｘ１〜８ｘ３と１個ずつ設けら
れる。このトランスミッションバッファ８も８ｘ１，８
ｘ２，８ｘ３の３ブロツク構成となり、カウンタ９より
入力される制御信号８１〜Ｓ３が３つのブロック各々に
印加されることで制御され、３ブロツクのうち１つのブ
ロックのトランスミッションバッファ８ｘのみ導通する
。
ミッションバッフ？８が設けられ、各センスアンプ６ｘ
１〜６ｘ３に対応して８ｘ１〜８ｘ３と１個ずつ設けら
れる。このトランスミッションバッファ８も８ｘ１，８
ｘ２，８ｘ３の３ブロツク構成となり、カウンタ９より
入力される制御信号８１〜Ｓ３が３つのブロック各々に
印加されることで制御され、３ブロツクのうち１つのブ
ロックのトランスミッションバッファ８ｘのみ導通する
。
カウンタ９は人力バッフ？１０よりクロックφに従い起
動し、クロックφの周期間隔で３つのｔ１１制御信号Ｓ
１〜Ｓ３各々にトリガを発生する。入力バッファ１０は
外部信号を受はカウンタ９にり０ツクφを送る。
動し、クロックφの周期間隔で３つのｔ１１制御信号Ｓ
１〜Ｓ３各々にトリガを発生する。入力バッファ１０は
外部信号を受はカウンタ９にり０ツクφを送る。
第２図は１つの出力バッファ７ｘに接続されるセンスア
ンプ６ 、トランスミッションバッファ８ 及びビット
線選択回路５ｘを示した詳細回路× 図である。同図に示すようにビット線選択回路５ は、
１本の列デコーダ出力線３．（Ｖ＝０〜（Ｉ−１））に
対し３個のトランジスタＱ、１〜Ｑ、３のゲ−トに接続
されるように３ブロツク構成５ｘ１〜５ｘ３となってい
る。
ンプ６ 、トランスミッションバッファ８ 及びビット
線選択回路５ｘを示した詳細回路× 図である。同図に示すようにビット線選択回路５ は、
１本の列デコーダ出力線３．（Ｖ＝０〜（Ｉ−１））に
対し３個のトランジスタＱ、１〜Ｑ、３のゲ−トに接続
されるように３ブロツク構成５ｘ１〜５ｘ３となってい
る。
これに対応して、第２図で示すようにセンスアンプ６
も各ビット線選択回路５Ｘ１〜５ｘ３に対応して６ｘ１
〜６ｘ３と３ブロツク構成で設けられる。
も各ビット線選択回路５Ｘ１〜５ｘ３に対応して６ｘ１
〜６ｘ３と３ブロツク構成で設けられる。
またセンスアンプ６ｘ１〜６８３と出力バッファ７ｘ間
に各々トランスミッションバッファ８ｘ１〜８３ｘが３
ブロツク構成で設けられている。つまり、ビット線選択
回路５ 、センスアンプ６Ｘとトランスミッションバッ
ファ８ の組（５６ Ｘ Ｘｉ’ Ｘｌ。
に各々トランスミッションバッファ８ｘ１〜８３ｘが３
ブロツク構成で設けられている。つまり、ビット線選択
回路５ 、センスアンプ６Ｘとトランスミッションバッ
ファ８ の組（５６ Ｘ Ｘｉ’ Ｘｌ。
８）、（５ｘ２，６ｘ２，８ｘ２）、（５ｘ３．６ｘ３
゜×１ ８ｘ３）であるブロック８１〜Ｂ３が１つの出力バッフ
ァ７に対して設けられている。
゜×１ ８ｘ３）であるブロック８１〜Ｂ３が１つの出力バッフ
ァ７に対して設けられている。
第３図はカウンタ９の詳細を示す回路図である。
同図に示すように、アップエツジ動作のＪ−にフリップ
７０ツブＦＦ１．ＦＦ２を直列に接続している。これら
の７リツプ７０ツブＦＦＩ、ＦＦ２は共にＪ入力及びに
入力が電源■。Ｃにプルアップされている。フリップ７
０ツブＦＦ１のトグル入力は入力バッファ１０より入力
されるクロックφのインバータＧ１を介した反転クロッ
ク信号φが入力され、フリップ７０ツブＦＦＩのＱ出力
が７リツプ７０ツブＦＦ２のトグル入力となっている。
７０ツブＦＦ１．ＦＦ２を直列に接続している。これら
の７リツプ７０ツブＦＦＩ、ＦＦ２は共にＪ入力及びに
入力が電源■。Ｃにプルアップされている。フリップ７
０ツブＦＦ１のトグル入力は入力バッファ１０より入力
されるクロックφのインバータＧ１を介した反転クロッ
ク信号φが入力され、フリップ７０ツブＦＦＩのＱ出力
が７リツプ７０ツブＦＦ２のトグル入力となっている。
制御信号８１〜Ｓ３はナントゲートＮＧＩ〜ＮＧ３の出
力信号となっており、ナントゲートＮＧ１は反転クロッ
ク信＠小、フリップ７０ツブＦＦ１及びＦＦ２のＱ出力
ａ、Ｑ出力すの３人力であり、ナントゲートＮＧ２は反
転り【］ツク信号盃。
力信号となっており、ナントゲートＮＧ１は反転クロッ
ク信＠小、フリップ７０ツブＦＦ１及びＦＦ２のＱ出力
ａ、Ｑ出力すの３人力であり、ナントゲートＮＧ２は反
転り【］ツク信号盃。
フリップフロップＦＦ１のインバータＧ２を介した反転
Ｑ出力百及びフリップ７０ツブＦＦ２のＱ出力すの３人
力であり、ナントゲートＮＧ３は反転り０ツク信号φ、
フリップ７０ツブＦＦ１のＱ出力ａ及びフリップ７０ツ
ブＦＦ２のインバータＧ３を介した反転Ｑ出力δの３人
力である。
Ｑ出力百及びフリップ７０ツブＦＦ２のＱ出力すの３人
力であり、ナントゲートＮＧ３は反転り０ツク信号φ、
フリップ７０ツブＦＦ１のＱ出力ａ及びフリップ７０ツ
ブＦＦ２のインバータＧ３を介した反転Ｑ出力δの３人
力である。
また、反転クロック盃１反転Ｑ出力ａ、Ｑ出力すを人力
信号としたオアゲートＯＧが設けられ、その出力信号ｒ
はフリップ７０ツブＦＦ１．ＦＦ２のリセット人力Ｒに
印加される。
信号としたオアゲートＯＧが設けられ、その出力信号ｒ
はフリップ７０ツブＦＦ１．ＦＦ２のリセット人力Ｒに
印加される。
第４図は、カウンタ９の動作を示した波形図である。以
下、同図を参照して動作の説明を行う。
下、同図を参照して動作の説明を行う。
なお、時刻ｔ。以前の７リツプフロツプＦＦ１゜ＦＦ２
は共にリセットされ、そのＱ出力は“Ｌ″レベルあり、
クロックφが起動しない状態では、クロックφが“Ｈ“
、反転クロック憂が“し”レベルとなるため、反転クロ
ック盃を入力とするナントゲートＮＧ１〜ＮＧ３の出力
信号８１〜ｓ３は全て“Ｈ”レベルである。
は共にリセットされ、そのＱ出力は“Ｌ″レベルあり、
クロックφが起動しない状態では、クロックφが“Ｈ“
、反転クロック憂が“し”レベルとなるため、反転クロ
ック盃を入力とするナントゲートＮＧ１〜ＮＧ３の出力
信号８１〜ｓ３は全て“Ｈ”レベルである。
時刻ｔ。でＬ”レベルであった反転クロック盃が“Ｈ″
レベル立上り、これをトリガとしてノリツブ７０ツプト
Ｆ１のＱ出力ａが反転し、“ＨＩＩレベルとなり、同時
にこのＱ出力ａをトリガとしてフリップフロップＦＦ２
のＱ出力すが反転しＨ”レベルとなる。その結果、反転
クロックφ、Ｑ出力ａ、Ｑ出力ｂ（全て“Ｈ”レベル）
を入力信号とするナントゲートＮＧＩの出力信号Ｓ１の
みが“し”レベルに立下る。（８２，８３はＨ”レベル
）。そして、時刻ｔ１に反転クロック小が“Ｌ″レベル
立下り、信号Ｓ１は“Ｈ″レベル戻る。
レベル立上り、これをトリガとしてノリツブ７０ツプト
Ｆ１のＱ出力ａが反転し、“ＨＩＩレベルとなり、同時
にこのＱ出力ａをトリガとしてフリップフロップＦＦ２
のＱ出力すが反転しＨ”レベルとなる。その結果、反転
クロックφ、Ｑ出力ａ、Ｑ出力ｂ（全て“Ｈ”レベル）
を入力信号とするナントゲートＮＧＩの出力信号Ｓ１の
みが“し”レベルに立下る。（８２，８３はＨ”レベル
）。そして、時刻ｔ１に反転クロック小が“Ｌ″レベル
立下り、信号Ｓ１は“Ｈ″レベル戻る。
時刻ｔ２において、再び反転クロック盃が立下ると、フ
リップ７０ツブＦＦＩのＱ出力ａは°゛Ｌ′。
リップ７０ツブＦＦＩのＱ出力ａは°゛Ｌ′。
レベルに立下る（フリップ７０ツブＦＦ２のＱ出力すは
“Ｈ”レベル維持）。その結果、反転り０ツク小９反転
Ｑ出力菖、Ｑ出力ｂ（全て“ＨＩＩレベル）を入力信号
とするナントゲートＮＧ２の出力信号Ｓ２のみが“Ｌ”
レベルに立下る（＄１゜８３は１］”レベル）そして、
時刻ｔ３に反転クロック盃が立下り、信号Ｓ２はＨＩＩ
レベルに戻る。
“Ｈ”レベル維持）。その結果、反転り０ツク小９反転
Ｑ出力菖、Ｑ出力ｂ（全て“ＨＩＩレベル）を入力信号
とするナントゲートＮＧ２の出力信号Ｓ２のみが“Ｌ”
レベルに立下る（＄１゜８３は１］”レベル）そして、
時刻ｔ３に反転クロック盃が立下り、信号Ｓ２はＨＩＩ
レベルに戻る。
時刻ｔ４において、反転クロックφが再度立上ると、フ
リップ７０ツブＦＦＩのＱ出力ａは“ＨＩＩレベルに立
上る。同時にこのＱ出力ａをトリガとしてフリップ７０
ツブＦＦ２のＱ出力すがＬ １１レベルに立下る。その
結果、反転クロック小、Ｑ出力ａ１反転Ｑ出力５（全て
“ト１″レベル）を入力信号とするナントゲートＮＧ３
の出力信号Ｓ３のみが“Ｌ″レベル立下る（８２．３３
はＨ′。
リップ７０ツブＦＦＩのＱ出力ａは“ＨＩＩレベルに立
上る。同時にこのＱ出力ａをトリガとしてフリップ７０
ツブＦＦ２のＱ出力すがＬ １１レベルに立下る。その
結果、反転クロック小、Ｑ出力ａ１反転Ｑ出力５（全て
“ト１″レベル）を入力信号とするナントゲートＮＧ３
の出力信号Ｓ３のみが“Ｌ″レベル立下る（８２．３３
はＨ′。
レベル）。
そして、時刻ｔ５に反転クロック小が゛ビ°レベルに立
五り、信号Ｓ３は゛°Ｈ′ルベルに戻る。
五り、信号Ｓ３は゛°Ｈ′ルベルに戻る。
この時、反転クロック革１反転Ｑ出力ａ、Ｑ出力ｂ（全
て“Ｌ′°レベル）を入力信号とするオアゲートＯＧの
出力信号ｒがＬ ＩＴレベルに立下り、その結果フリッ
プフロップＦＦ１．ＦＦ２にリセットがかかり、Ｑ出力
ａ、Ｑ出力す共に“し”レベルに初期化される。
て“Ｌ′°レベル）を入力信号とするオアゲートＯＧの
出力信号ｒがＬ ＩＴレベルに立下り、その結果フリッ
プフロップＦＦ１．ＦＦ２にリセットがかかり、Ｑ出力
ａ、Ｑ出力す共に“し”レベルに初期化される。
このように、クロックφが起動すると信号Ｓ１が立下り
のトリガを発生し、クロックφの周期Ｔの間隔で８２．
８３が順次立下りのトリガを発生する。
のトリガを発生し、クロックφの周期Ｔの間隔で８２．
８３が順次立下りのトリガを発生する。
第５図はトランスミッションバッファ８ｘの詳細を示す
回路図である。同図においてトランスミッションバッフ
ァ８ｘ１はｐＭＯ８トランジスタ１１とｎＭＯ８トラン
ジスタ１２より構成されるインバータＧ４と、ｐＭＯＳ
トランジスタ１３，１４、ｎＭＯＳトランジスタ１５．
１６より構成されるバッファＢＦを備えて構成されてい
る。バッフ７ＢＦは、センスアンプ６ｘの出力をトラン
ジスタ１４．１５のゲートに、制御信号＄１をトランジ
スタ１３のゲートに、インバータＧ４を介した反転制御
信号Ｓ１をトランジスタ１６のゲートに印加されるよう
に接続され、制御信号Ｓ１が１１１”レベルになった時
にセンスアンプ６ｘ１に保持されたデータを出力する。
回路図である。同図においてトランスミッションバッフ
ァ８ｘ１はｐＭＯ８トランジスタ１１とｎＭＯ８トラン
ジスタ１２より構成されるインバータＧ４と、ｐＭＯＳ
トランジスタ１３，１４、ｎＭＯＳトランジスタ１５．
１６より構成されるバッファＢＦを備えて構成されてい
る。バッフ７ＢＦは、センスアンプ６ｘの出力をトラン
ジスタ１４．１５のゲートに、制御信号＄１をトランジ
スタ１３のゲートに、インバータＧ４を介した反転制御
信号Ｓ１をトランジスタ１６のゲートに印加されるよう
に接続され、制御信号Ｓ１が１１１”レベルになった時
にセンスアンプ６ｘ１に保持されたデータを出力する。
なお、］・ランスミッションバッファ８ ８ もトラン
スミッション×２・ ×３ バッフ？８ｘ１と同様の構成となっている。
スミッション×２・ ×３ バッフ？８ｘ１と同様の構成となっている。
このような構成において、図示しないＣＰＵ等によりア
ドレスバッファ１の出力信号を受１ノ、行デコーダ２よ
りメモリセルアレイ４の行選択を行い、選択された行に
おける全メモリセルのデータが全ピット線を介し各ビッ
ト線選択回路５ｘ１〜５ の、トランジスタＱ 、・・
・Ｑ−、Ｑｘ３ ０１ （ｎｌ
）１ ０２゜・・・Ｑ−、Ｑ、・・・Ｑ −のドレイ
ンに伝ね（ｎ １）２ ０３ （ｎ １）３る
。
ドレスバッファ１の出力信号を受１ノ、行デコーダ２よ
りメモリセルアレイ４の行選択を行い、選択された行に
おける全メモリセルのデータが全ピット線を介し各ビッ
ト線選択回路５ｘ１〜５ の、トランジスタＱ 、・・
・Ｑ−、Ｑｘ３ ０１ （ｎｌ
）１ ０２゜・・・Ｑ−、Ｑ、・・・Ｑ −のドレイ
ンに伝ね（ｎ １）２ ０３ （ｎ １）３る
。
一方、列デコーダ３により列アドレスＣＡｋ：Ｍづき１
本の出力信号線３〜３１−１のいずれかが活性化し、各
ビット線選択回路５ｘ１〜５ｘ３において、トランジス
タＱ −Ｑ −のいずれか、ト０１ （ｎ １
）１ ランジスタＱ −Ｑ のいずれか、トランジ０
２ （ｎ−１）２ スタＱ０３〜Ｑ（ｎ−１）３のいずれかの計３つのトラ
ンジスタが導通する。その結果、各センスアンプ６ｘ１
〜６ｘ３にはメモリセルアレイ４ｘよりアドレスＲＡ、
ＣＡ指定されたメモリセルのデータが入力され、このセ
ンスアンプ６ｘ１〜６ｘ３により検知８増幅し保持する
。そして入力バッファ１０よりクロックφを送ることで
カウンタ９を起動させる。
本の出力信号線３〜３１−１のいずれかが活性化し、各
ビット線選択回路５ｘ１〜５ｘ３において、トランジス
タＱ −Ｑ −のいずれか、ト０１ （ｎ １
）１ ランジスタＱ −Ｑ のいずれか、トランジ０
２ （ｎ−１）２ スタＱ０３〜Ｑ（ｎ−１）３のいずれかの計３つのトラ
ンジスタが導通する。その結果、各センスアンプ６ｘ１
〜６ｘ３にはメモリセルアレイ４ｘよりアドレスＲＡ、
ＣＡ指定されたメモリセルのデータが入力され、このセ
ンスアンプ６ｘ１〜６ｘ３により検知８増幅し保持する
。そして入力バッファ１０よりクロックφを送ることで
カウンタ９を起動させる。
すると、カウンタ９により制御信号８１〜Ｓ３が第４図
で示したように発生し、出力バッファ７ｘには、時間Ｔ
間隔で、センスアンプ６６ｘ１１ｘ２・ ６ｘ３のデータが順次送られ、データ出力Ｄｘを３回得
ることができる。
で示したように発生し、出力バッファ７ｘには、時間Ｔ
間隔で、センスアンプ６６ｘ１１ｘ２・ ６ｘ３のデータが順次送られ、データ出力Ｄｘを３回得
ることができる。
つまり、１回のアドレス指定により２４ビットのデータ
をカウンタ９の制御信号８１〜＄３に基づく３回のデー
タ出力り。〜Ｄ７により実現している。このためセンス
アンプ６ｘ１のデータ出力後、２丁時間後にセンスアン
プ６ｘ３のデータ出力を得ることができ、時間２丁はク
ロックφの２周期と極めて短いことから８ビットのデー
タ出力のマスクＲＯＭにおいて２４ビットのデータの高
速データ出力が実現した。
をカウンタ９の制御信号８１〜＄３に基づく３回のデー
タ出力り。〜Ｄ７により実現している。このためセンス
アンプ６ｘ１のデータ出力後、２丁時間後にセンスアン
プ６ｘ３のデータ出力を得ることができ、時間２丁はク
ロックφの２周期と極めて短いことから８ビットのデー
タ出力のマスクＲＯＭにおいて２４ビットのデータの高
速データ出力が実現した。
そこで、このマスクＲＯＭを２４Ｘ２４ドツト構成の漢
字フォントの漢字ＲＯＭに以下のように適用することが
できる。例えば第８図で示した漢字データ「漢」におけ
る漢字ＲＯＭＩが格納した漢字データＤ１をブロックＢ
１が、漢字ＲＯＭ２が格納した漢字データＤ２をブロッ
クＢ２が、漢字ＲＯＭ３が格納した漢字データＤ３をブ
ロックＢ３が取り込むようにメ［リセルアレイ４に漢字
データを格納する。このように格納すれば８ビットのデ
ータ出力の４ＭピットマスクＲＯＭ１個を漢字ＲＯＭと
して使用することで、メモリ効率が良く、しかも高速な
漢字データの読出しが実現する。その結果、高速なＣＰ
Ｕにも充分対応することができる。
字フォントの漢字ＲＯＭに以下のように適用することが
できる。例えば第８図で示した漢字データ「漢」におけ
る漢字ＲＯＭＩが格納した漢字データＤ１をブロックＢ
１が、漢字ＲＯＭ２が格納した漢字データＤ２をブロッ
クＢ２が、漢字ＲＯＭ３が格納した漢字データＤ３をブ
ロックＢ３が取り込むようにメ［リセルアレイ４に漢字
データを格納する。このように格納すれば８ビットのデ
ータ出力の４ＭピットマスクＲＯＭ１個を漢字ＲＯＭと
して使用することで、メモリ効率が良く、しかも高速な
漢字データの読出しが実現する。その結果、高速なＣＰ
Ｕにも充分対応することができる。
なお、この実施例では１回のアドレス指定で８ビットの
データ出力を高速に３回出力することで２４ビットのデ
ータ出力を得ることができるマスクＲＯＭの例を示した
が、１回のデータ出力ピット数及びその回数は適当に増
減させることができる。この場合、１回のデータ出力ビ
ット数あるいはデータ出力回数の変化に伴い、ビット線
選択回路５．センスアンプ６、出力バッファ７．トラン
スミッションバッファ８．カウンタ９の構成を適当に変
更する必要がある。
データ出力を高速に３回出力することで２４ビットのデ
ータ出力を得ることができるマスクＲＯＭの例を示した
が、１回のデータ出力ピット数及びその回数は適当に増
減させることができる。この場合、１回のデータ出力ビ
ット数あるいはデータ出力回数の変化に伴い、ビット線
選択回路５．センスアンプ６、出力バッファ７．トラン
スミッションバッファ８．カウンタ９の構成を適当に変
更する必要がある。
例えばデータ出力ビット数は８のままでデータ出力回数
をｐ回とした場合、ビット線選択回路５は１本の列デコ
ーダ３の信号出力線で０個のトランジスを導通させる１
ｍとし、このビット線選択回路５とセンスアンプ６及び
トランスミッションバッファ８のブロック数をｐとし、
カウンタ９内のＪ−にフリップ７０ツブＦＦを必要に応
じ適当に増減し、制御信号を８１〜Ｓｐとｐ種類設ける
等の変更で実現することができる。
をｐ回とした場合、ビット線選択回路５は１本の列デコ
ーダ３の信号出力線で０個のトランジスを導通させる１
ｍとし、このビット線選択回路５とセンスアンプ６及び
トランスミッションバッファ８のブロック数をｐとし、
カウンタ９内のＪ−にフリップ７０ツブＦＦを必要に応
じ適当に増減し、制御信号を８１〜Ｓｐとｐ種類設ける
等の変更で実現することができる。
また、カウンタ９において別の外部信号ＳＯを第３図で
示したＪ−にフリップ７０ツブＦＦ’ｌ。
示したＪ−にフリップ７０ツブＦＦ’ｌ。
ＦＦ２のリセット入力とすることで、この外部信号ＳＯ
によりカウンタ９をリセットできるようにすることもで
きる。
によりカウンタ９をリセットできるようにすることもで
きる。
また、クロックφを出力する入力バッファ１０の入力外
部信号をマスクＲＯＭのアウトプットイネーブル人力Ｏ
Ｅとし、ＯＦ大入力よりデータ出力を制御することで、
りＬ１ツクφの発生のために別途の外部人力信号ピンを
用意する必ｉｌ！Ｇよなくなる。さらに外部信号ＳＯを
チップイネーブル入力ＧＥの立下りに伴い゛Ｌ″信号を
所定時間発生する信号にすることで、マスクＲＯＭのＣ
Ｅ大入力よる起動時に、カウンタ９にリセットがかかる
ように設定することができる。
部信号をマスクＲＯＭのアウトプットイネーブル人力Ｏ
Ｅとし、ＯＦ大入力よりデータ出力を制御することで、
りＬ１ツクφの発生のために別途の外部人力信号ピンを
用意する必ｉｌ！Ｇよなくなる。さらに外部信号ＳＯを
チップイネーブル入力ＧＥの立下りに伴い゛Ｌ″信号を
所定時間発生する信号にすることで、マスクＲＯＭのＣ
Ｅ大入力よる起動時に、カウンタ９にリセットがかかる
ように設定することができる。
また、この実施例ではマスクＲＯＭについて述べたが、
ダイナミックＲＡＭ、スタティックＲＡＭ、ＥＰＲＯＭ
等の他の半導体記憶装置に６、この発明を適用すること
で高速読出しが実現する。
ダイナミックＲＡＭ、スタティックＲＡＭ、ＥＰＲＯＭ
等の他の半導体記憶装置に６、この発明を適用すること
で高速読出しが実現する。
また、漢字フォントのデータ処理以外の池の応用分野に
も勿論利用できる。
も勿論利用できる。
以上説明したように、この発明によればデータ呼出し手
段によりアドレス指定されたメ、［リセルアレイから１
回の出力データ幅のブロック数倍のデータを取込み、こ
のデータをデータ出力手段により順次ブロックごとに高
速に出力部に出力するため、出力データ幅を超えるデー
タ幅のデータを高速に読出すことができる。
段によりアドレス指定されたメ、［リセルアレイから１
回の出力データ幅のブロック数倍のデータを取込み、こ
のデータをデータ出力手段により順次ブロックごとに高
速に出力部に出力するため、出力データ幅を超えるデー
タ幅のデータを高速に読出すことができる。
第１図はこの発明の一実施例であるマスクＲＯＭの構成
説明図、第２図はその部分詳細を示す回路構成図、第３
図は第１図で示したカウンタの詳細を示す回路図、第４
図はカウンタの動作を示した波形図、第５図は第１図の
トランスミッションバッファのｇＴ細を示す回路構成図
、第６図は従来のマスク１＜ＯＭを示した構成説明図、
第７図はその部分詳細を示す回路構成図、第８図は漢字
フォントデータの格納例を示した説明図である。 図において、３は列デコーダ、４はメモリセル７レイ、
５はビット線選択回路、６はセンスアンプ、７は出力バ
ッフ７．８はトランスミッションバッフ１．９はカウン
タである。 なお、各図中同−ｍ号は同一または相当部分を示す。 代理人 人 右 増 雄 第１図 Ｄｏ Ｄｔ ５−一−−ロ゛ン）身菓ＡＬオズ回貴ト６−−−−区ン
スアンフ０ Ｑ−−−−）ラソ入ミヲン１ツノぐツフＹ第３図 第４図 第５図 第６図 第７図 第８図 ０１ Ｌ）ｌ Ｌｌｊ 手続手続補正臼発） ６転２１９ 昭和 月 日
説明図、第２図はその部分詳細を示す回路構成図、第３
図は第１図で示したカウンタの詳細を示す回路図、第４
図はカウンタの動作を示した波形図、第５図は第１図の
トランスミッションバッファのｇＴ細を示す回路構成図
、第６図は従来のマスク１＜ＯＭを示した構成説明図、
第７図はその部分詳細を示す回路構成図、第８図は漢字
フォントデータの格納例を示した説明図である。 図において、３は列デコーダ、４はメモリセル７レイ、
５はビット線選択回路、６はセンスアンプ、７は出力バ
ッフ７．８はトランスミッションバッフ１．９はカウン
タである。 なお、各図中同−ｍ号は同一または相当部分を示す。 代理人 人 右 増 雄 第１図 Ｄｏ Ｄｔ ５−一−−ロ゛ン）身菓ＡＬオズ回貴ト６−−−−区ン
スアンフ０ Ｑ−−−−）ラソ入ミヲン１ツノぐツフＹ第３図 第４図 第５図 第６図 第７図 第８図 ０１ Ｌ）ｌ Ｌｌｊ 手続手続補正臼発） ６転２１９ 昭和 月 日
Claims (5)
- （１）メモリセルアレイよりデータを出力部を介して読
出す半導体記憶装置であって、 前記メモリセルアレイよりアドレス指定された複数ビッ
トのデータをブロック単位に取り込むデータ呼出し手段
と、 前記データ呼出し手段により取り込まれた複数ビットの
データを、ブロックごとに所定時間間隔で同一の前記出
力部に出力するデータ出力手段とを備えた半導体記憶装
置。 - （２）前記データ呼出し手段は、デコーダの出力に基づ
き同時に複数のビット線を選択するビット線選択手段と
、このビット線選択手段により選択された各ビット線の
データをブロック単位で保持する複数のセンスアンプか
らなり、 前記データ出力手段は、前記所定時間間隔で順次トリガ
をブロックごとに発生するカウンタと、各ブロックごと
において前記各センスアンプと各出力部間に設けられ前
記カウンタのトリガ発生時に導通するトランスミッショ
ンバッファよりなる特許請求の範囲第１項記載の半導体
記憶装置。 - （３）前記出力部は１ビット出力で複数個存在し、この
出力部各々に対応して前記データ呼出し手段及びデータ
出力手段を設けている特許請求の範囲第１項または第２
項記載の半導体記憶装置。 - （４）前記カウンタにおける所定時間間隔を決定する基
準クロックはアウトプットイネーブル信号に基づく特許
請求の範囲第２項または第３項記載の半導体記憶装置。 - （５）前記カウンタのリセットをチップイネーブル信号
に基づいて行う特許請求の範囲第２項ないし第４項のい
ずれかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272662A JPH01113996A (ja) | 1987-10-27 | 1987-10-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272662A JPH01113996A (ja) | 1987-10-27 | 1987-10-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01113996A true JPH01113996A (ja) | 1989-05-02 |
Family
ID=17517039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62272662A Pending JPH01113996A (ja) | 1987-10-27 | 1987-10-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01113996A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642318A (en) * | 1995-12-05 | 1997-06-24 | Cypress Semicondcutor Corporation | Testing method for FIFOS |
| US5682356A (en) * | 1996-01-11 | 1997-10-28 | Cypress Semiconductor Corp. | Multiple word width memory array clocking scheme for reading words from a memory array |
| US5712820A (en) * | 1995-11-17 | 1998-01-27 | Cypress Semiconductor Corporation | Multiple word width memory array clocking scheme |
| US5955897A (en) * | 1996-03-13 | 1999-09-21 | Cypress Semiconductor Corp. | Signal generation decoder circuit and method |
| US5994920A (en) * | 1995-12-14 | 1999-11-30 | Cypress Semiconductor Corp. | Half-full flag generator for synchronous FIFOs |
| US6016403A (en) * | 1995-12-06 | 2000-01-18 | Cypress Semiconductor Corp. | State machine design for generating empty and full flags in an asynchronous FIFO |
| JP2006202444A (ja) * | 2005-01-24 | 2006-08-03 | Renesas Technology Corp | 半導体記憶装置及び半導体記憶システム |
-
1987
- 1987-10-27 JP JP62272662A patent/JPH01113996A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712820A (en) * | 1995-11-17 | 1998-01-27 | Cypress Semiconductor Corporation | Multiple word width memory array clocking scheme |
| US5930176A (en) * | 1995-11-17 | 1999-07-27 | Cypress Semiconductor Corp. | Multiple word width memory array clocking scheme |
| US5642318A (en) * | 1995-12-05 | 1997-06-24 | Cypress Semicondcutor Corporation | Testing method for FIFOS |
| US6016403A (en) * | 1995-12-06 | 2000-01-18 | Cypress Semiconductor Corp. | State machine design for generating empty and full flags in an asynchronous FIFO |
| US5994920A (en) * | 1995-12-14 | 1999-11-30 | Cypress Semiconductor Corp. | Half-full flag generator for synchronous FIFOs |
| US5682356A (en) * | 1996-01-11 | 1997-10-28 | Cypress Semiconductor Corp. | Multiple word width memory array clocking scheme for reading words from a memory array |
| US5828617A (en) * | 1996-01-11 | 1998-10-27 | Cypress Semiconductor Corp. | Multiple word width memory array clocking scheme for reading words from a memory array |
| US5955897A (en) * | 1996-03-13 | 1999-09-21 | Cypress Semiconductor Corp. | Signal generation decoder circuit and method |
| JP2006202444A (ja) * | 2005-01-24 | 2006-08-03 | Renesas Technology Corp | 半導体記憶装置及び半導体記憶システム |
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