JPS626482A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS626482A JPS626482A JP60143738A JP14373885A JPS626482A JP S626482 A JPS626482 A JP S626482A JP 60143738 A JP60143738 A JP 60143738A JP 14373885 A JP14373885 A JP 14373885A JP S626482 A JPS626482 A JP S626482A
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- JP
- Japan
- Prior art keywords
- address
- access mode
- address counter
- circuit
- shift register
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、画像処理用メモリとして有用なランダムアク
セス及びシリアルアクセス可能な半導体記憶装置に関す
る。
セス及びシリアルアクセス可能な半導体記憶装置に関す
る。
半導体記憶装置の大容量化に伴い、近年その使用目的の
幅も広がってきている。１６にビットの時代には大形コ
ンピュータのフレームメモリとしての需要が大半を占め
ていたが、６４にビット。
幅も広がってきている。１６にビットの時代には大形コ
ンピュータのフレームメモリとしての需要が大半を占め
ていたが、６４にビット。
２５６にビットと大容量化が進むに連れてミニコン、マ
イコンなどの小型コンピュータへの供給が伸びている。
イコンなどの小型コンピュータへの供給が伸びている。
そして１Ｍビット、４Ｍビットの時代を迎える現在、半
導体記憶装置は画像処理用メモリとして使用され始めて
いる。例えばテレビの静止画用メモリが代表的な例であ
る。
導体記憶装置は画像処理用メモリとして使用され始めて
いる。例えばテレビの静止画用メモリが代表的な例であ
る。
しかしながら従来の例えばダイナミックＲＡＭ（ｄＲＡ
Ｍ）を画ｍ処理用メモリとして用いる場合、次のような
問題があった。第１に、アクセス時間が短くても１００
ｎＳであり、画像処理用としては未だ長いことである。
Ｍ）を画ｍ処理用メモリとして用いる場合、次のような
問題があった。第１に、アクセス時間が短くても１００
ｎＳであり、画像処理用としては未だ長いことである。
ページ・モードで動作させれば、アクセス時間は５０ｎ
Ｓと短くなるが、その場合でも画像処理用メモリとして
用いるための第２の問題として、チップ外部にアドレス
カウンタを必要とする。これは連続したアドレスをチッ
プ外部から入力させるためである。即ち従来のｄＲＡＭ
を画像処理用として用いるためには余分な外部機構を必
要とし、その結果としてアドレスを管理するＣＰＵとメ
モリとの間の信号のやりとりが複雑になる。
Ｓと短くなるが、その場合でも画像処理用メモリとして
用いるための第２の問題として、チップ外部にアドレス
カウンタを必要とする。これは連続したアドレスをチッ
プ外部から入力させるためである。即ち従来のｄＲＡＭ
を画像処理用として用いるためには余分な外部機構を必
要とし、その結果としてアドレスを管理するＣＰＵとメ
モリとの間の信号のやりとりが複雑になる。
最近、シフトレジスタを内蔵させて通常のｄＲＡＭを画
像処理用メモリとして用いるようにしたデュアルポート
メモリが提案されている。しかし、メモリセルの全ビッ
トについて連続的に読み出しまたは書込みを行なうシリ
アルアクセス・モードを実現するためには、非常に多く
のシフトレジスタが必要である。例えば、ロウ方向１０
２４個、カラム方向１０２４個のアドレスが存在する１
ＭビットｄＲＡＭにシフトレジスタを内蔵させてシリア
ルアクセスを可能とするためには、カラム方向に１０２
４段のシフトレジスタを必要とする。
像処理用メモリとして用いるようにしたデュアルポート
メモリが提案されている。しかし、メモリセルの全ビッ
トについて連続的に読み出しまたは書込みを行なうシリ
アルアクセス・モードを実現するためには、非常に多く
のシフトレジスタが必要である。例えば、ロウ方向１０
２４個、カラム方向１０２４個のアドレスが存在する１
ＭビットｄＲＡＭにシフトレジスタを内蔵させてシリア
ルアクセスを可能とするためには、カラム方向に１０２
４段のシフトレジスタを必要とする。
このためこの方式では、チップ面積が大幅に増大し、そ
の結果として歩留り低下とコストの増大をもたらす。
の結果として歩留り低下とコストの増大をもたらす。
本発明は上記した点に鑑みなされたもので、チップ面積
の増大を最小限に抑えてシリアルアクセス・モードとラ
ンダムアクセス・モードの切換えを可能とした半導体記
憶装置を提供することを目的とする。
の増大を最小限に抑えてシリアルアクセス・モードとラ
ンダムアクセス・モードの切換えを可能とした半導体記
憶装置を提供することを目的とする。
本発明は、ランダムアクセス可能な半導体記憶装置の基
板チップ内にシリアルアクセス・モード用の内部アドレ
スを発生させる回路を内蔵する。
板チップ内にシリアルアクセス・モード用の内部アドレ
スを発生させる回路を内蔵する。
この内部アドレスを発生させる回路は、アドレスカウン
タと、データラッチ回路とシフトレジスタを含む並列−
直列変換回路とから構成される。例えば、複数アドレス
ビットからなる内部アドレスの最上位ビットをアドレス
カウンタにより選択し、下位ビットをシフトレジスタに
より選択するように構成される。
タと、データラッチ回路とシフトレジスタを含む並列−
直列変換回路とから構成される。例えば、複数アドレス
ビットからなる内部アドレスの最上位ビットをアドレス
カウンタにより選択し、下位ビットをシフトレジスタに
より選択するように構成される。
本発明によれば、チップ内部に内部アドレスを発生させ
る回路を備えて、ｄＲＡＭを高速のシリアルアクセス・
モードで動作させることができる。
る回路を備えて、ｄＲＡＭを高速のシリアルアクセス・
モードで動作させることができる。
しかも本発明では、内部アドレスを発生させる回路をシ
フトレジスタとアドレスカウンタの組合わせにより構成
しているため、シフトレジスタのみを用いた場合のよう
にチップ面積の大幅な増大を伴うことはない。従って例
えばｄＲＡＭに・画像処理用メモリの機能をもたせる場
合に、それ程チップ面積を大きくすることなく、高歩留
り、低コストの製品を実現することができる。
フトレジスタとアドレスカウンタの組合わせにより構成
しているため、シフトレジスタのみを用いた場合のよう
にチップ面積の大幅な増大を伴うことはない。従って例
えばｄＲＡＭに・画像処理用メモリの機能をもたせる場
合に、それ程チップ面積を大きくすることなく、高歩留
り、低コストの製品を実現することができる。
以下本発明の実施例を図面を用いて説明する。
第１図は一実施例のメモリの回路ブロックである。図に
おいて、１は半導体チップであり、これにコア回路２及
び周辺回路が集積形成されている。
おいて、１は半導体チップであり、これにコア回路２及
び周辺回路が集積形成されている。
コア回路２は、一個のＭＯＳＦＥＴと一個のＭＯＳキャ
パシタからなるメモリセルを配列したランダムアクセス
可能なメモリセルアレイ、ロウ・デコーダ、カラム・デ
コーダ、センスアンプ。
パシタからなるメモリセルを配列したランダムアクセス
可能なメモリセルアレイ、ロウ・デコーダ、カラム・デ
コーダ、センスアンプ。
１１０回路等を含む。周辺回路は、カラム・アドレスバ
ッファ３．ロウ・アドレスバッファ４．ＣＡＳ系クロッ
ク発生器５．ＲＡＳ系クロりク発生器６．ライト系クロ
ック発生器７．データ人カパッファ８．データ出力バツ
ファ９の他にカラム・アドレスカウンタ１０．ロウ・ア
ドレスカウンタ１１及び並列−直列変換回路１２を含む
。並列−直列変換回路１２は第２図に示すようにデータ
ラッチ回路１２１と、このデータラッチ回路１２１のデ
ータをシリアルに転送するためのシフトレジスタ１２２
とから構成される。カラム・アドレスカウンタ１０．ロ
ウ・アドレスカウンタ１１及び並列−直列変換回路１２
の部分がシリアルアクセス・モード用として機能する部
分である。
ッファ３．ロウ・アドレスバッファ４．ＣＡＳ系クロッ
ク発生器５．ＲＡＳ系クロりク発生器６．ライト系クロ
ック発生器７．データ人カパッファ８．データ出力バツ
ファ９の他にカラム・アドレスカウンタ１０．ロウ・ア
ドレスカウンタ１１及び並列−直列変換回路１２を含む
。並列−直列変換回路１２は第２図に示すようにデータ
ラッチ回路１２１と、このデータラッチ回路１２１のデ
ータをシリアルに転送するためのシフトレジスタ１２２
とから構成される。カラム・アドレスカウンタ１０．ロ
ウ・アドレスカウンタ１１及び並列−直列変換回路１２
の部分がシリアルアクセス・モード用として機能する部
分である。
即ち外部アドレスＥＸＴ、Ａａ〜ＡＮによりランダムア
クセスが行われ、外部端子からモード切換え制御信号５
ＣＡＮを入力してクロック発生器５．６を制御し、これ
によってカラム・アドレスカウンタ１０から内部アドレ
スＩＮＴ、Ａ＋＋〜ＡＮ−Ｍ、ロウ・アドレスカウンタ
１１から内部アドレスＩ ＮＴ、Ａｎ ”＝ＡＮ、並列
−直列変換回路１２内のシフトレジスタから内部アドレ
スＡＮ−Ｍ＋１− Ａ Ｎを発生させて、シリアルアク
セス・モードの動作を行なうようになっている。このと
き必要なシフトレジスタの段数は２ｎである。
クセスが行われ、外部端子からモード切換え制御信号５
ＣＡＮを入力してクロック発生器５．６を制御し、これ
によってカラム・アドレスカウンタ１０から内部アドレ
スＩＮＴ、Ａ＋＋〜ＡＮ−Ｍ、ロウ・アドレスカウンタ
１１から内部アドレスＩ ＮＴ、Ａｎ ”＝ＡＮ、並列
−直列変換回路１２内のシフトレジスタから内部アドレ
スＡＮ−Ｍ＋１− Ａ Ｎを発生させて、シリアルアク
セス・モードの動作を行なうようになっている。このと
き必要なシフトレジスタの段数は２ｎである。
このメモリの動作を次に詳しく説明する。
制御信号５ＣＡＮが例えば゛Ｈ″レベルの時、ランダム
アクセス・モードとなる。即ち５ＣＡＮがＨＩＩレベル
のとき、従来のｄＲＡＭと同様にロウ・アドレスストロ
ーブ信号（ＲＡＳ）、カラム・アドレスストローブ信号
（ＣＡＳ）、ライｉ〜、イネーブル信号（ＷＥ）のタイ
ミングによってＲＡＳ系クロりク発生器６．ＣＡＳ系ク
ロりク発生器５及びライト系クロック発生器７が作動し
て、読み出しサイクル、書込みサイクルなど各動作サイ
クルが実行される。ＣＡＳビフォアＲＡＳリフレッシュ
サイクルなどのオートリフレッシュ時には、ＲＡＳに同
期してＲＡＳ系タック発生器６が作動してロウ・アドレ
スバッファとセンスアンプが作動する。このときロウ・
アドレスカウンタ１１から発生される内部アドレス［Ｎ
Ｔ、Ａｎ〜ＡＮが外部アドレスＥＸＴ、Ａｏ〜ＡＮに代
わり、ロウ・アドレスバッファ４に取り込まれるため、
ロウ・アドレスバッファ４にロウ・アドレスカウンタ１
１の出力と外部アドレスを切換えるためのマＪレチプレ
クサが設けである。カラム・アドレスバッファ３にも同
様のマルチプレクサが設けられているが、ランダムアク
セス・モードの時はカラム・アドレスバッフ？１０は作
動しない。また並列−直列変換回路１２を構成するデー
タラッチ回路とシフトレジスタのうち全回路若しくは一
部の回路は、４ビツトのデータを連続的に読み出しまた
は書込むニブル・モードや８ピッｌ−，１６ビツトのデ
ータを連続的にアクセスする場合にも動作し、その機能
を果たす。例えばシフトレジスタが８段で構成されてい
る場合に、ニブル・モード時にはそのうちの４ビツトが
作動するという具合である。
アクセス・モードとなる。即ち５ＣＡＮがＨＩＩレベル
のとき、従来のｄＲＡＭと同様にロウ・アドレスストロ
ーブ信号（ＲＡＳ）、カラム・アドレスストローブ信号
（ＣＡＳ）、ライｉ〜、イネーブル信号（ＷＥ）のタイ
ミングによってＲＡＳ系クロりク発生器６．ＣＡＳ系ク
ロりク発生器５及びライト系クロック発生器７が作動し
て、読み出しサイクル、書込みサイクルなど各動作サイ
クルが実行される。ＣＡＳビフォアＲＡＳリフレッシュ
サイクルなどのオートリフレッシュ時には、ＲＡＳに同
期してＲＡＳ系タック発生器６が作動してロウ・アドレ
スバッファとセンスアンプが作動する。このときロウ・
アドレスカウンタ１１から発生される内部アドレス［Ｎ
Ｔ、Ａｎ〜ＡＮが外部アドレスＥＸＴ、Ａｏ〜ＡＮに代
わり、ロウ・アドレスバッファ４に取り込まれるため、
ロウ・アドレスバッファ４にロウ・アドレスカウンタ１
１の出力と外部アドレスを切換えるためのマＪレチプレ
クサが設けである。カラム・アドレスバッファ３にも同
様のマルチプレクサが設けられているが、ランダムアク
セス・モードの時はカラム・アドレスバッフ？１０は作
動しない。また並列−直列変換回路１２を構成するデー
タラッチ回路とシフトレジスタのうち全回路若しくは一
部の回路は、４ビツトのデータを連続的に読み出しまた
は書込むニブル・モードや８ピッｌ−，１６ビツトのデ
ータを連続的にアクセスする場合にも動作し、その機能
を果たす。例えばシフトレジスタが８段で構成されてい
る場合に、ニブル・モード時にはそのうちの４ビツトが
作動するという具合である。
次に制御信号５ＣＡＮが゛Ｌ″レベルになると、このメ
モリはシリアルアクセス・モードになる。
モリはシリアルアクセス・モードになる。
即ち外部アドレスによらず、カラム・アドレスカウンタ
１０及びロウ・アドレスカウンタ１１から出力される内
部アドレスによって連続的にメモリセルが選択され、デ
ータラッチ回路１２１を通してシフトレジスタ１２２に
よって順次選択された複数個のメモリセルが連続的にア
クセスされる。
１０及びロウ・アドレスカウンタ１１から出力される内
部アドレスによって連続的にメモリセルが選択され、デ
ータラッチ回路１２１を通してシフトレジスタ１２２に
よって順次選択された複数個のメモリセルが連続的にア
クセスされる。
このシリアルアクセス・モードを詳しく説明する。
先ず制御信号５ＣＡＮが゛シ″レベルになると、クロッ
ク発生器５，６によりカラム・アドレスカウンタ１０．
ロウ・アドレスカウンタ１１．シフトレジスタ１２２が
リセットされ、内部アドレスとしてそれぞれ最小カラム
・アドレス、最小ロウ・アドレスを出力する。出力され
た内部アドレスは、カラム・アドレスバッファ３．ロウ
・アドレスバッファ４に取り込まれる。ロウ・アドレス
バッファ４の出力がロウ・デコーダに入力された後、少
なくとも一本以上のワード線が選ばれ、センスアンプが
動作し、その後カラム・アドレスバッファ３の出力がカ
ラム・デコーダに入力されると、少なくとも一本以上の
ビット線が選ばれ、これが複数本のＩ１０線及びデータ
ラッチ回路１２＋に接続される。例えば１ＭビットｄＲ
ＡＭの場合、アドレスビットとしてはＯつ方向に１０ビ
ツト（２−１０２４）、カラム方向に１０ビツト（２−
１０２４）のアドレスビットが存在するため、シフトレ
ジスタ１２２を４段にして２ビツトとすると、カラム・
アドレスカウンタ１０は８、段の８ビツトにすればよい
。シフトレジスタ１２２を８段にして３ビツトにすると
、カラム・アドレスカウンタ１０は７段の７ビツトにす
ればよい。
ク発生器５，６によりカラム・アドレスカウンタ１０．
ロウ・アドレスカウンタ１１．シフトレジスタ１２２が
リセットされ、内部アドレスとしてそれぞれ最小カラム
・アドレス、最小ロウ・アドレスを出力する。出力され
た内部アドレスは、カラム・アドレスバッファ３．ロウ
・アドレスバッファ４に取り込まれる。ロウ・アドレス
バッファ４の出力がロウ・デコーダに入力された後、少
なくとも一本以上のワード線が選ばれ、センスアンプが
動作し、その後カラム・アドレスバッファ３の出力がカ
ラム・デコーダに入力されると、少なくとも一本以上の
ビット線が選ばれ、これが複数本のＩ１０線及びデータ
ラッチ回路１２＋に接続される。例えば１ＭビットｄＲ
ＡＭの場合、アドレスビットとしてはＯつ方向に１０ビ
ツト（２−１０２４）、カラム方向に１０ビツト（２−
１０２４）のアドレスビットが存在するため、シフトレ
ジスタ１２２を４段にして２ビツトとすると、カラム・
アドレスカウンタ１０は８、段の８ビツトにすればよい
。シフトレジスタ１２２を８段にして３ビツトにすると
、カラム・アドレスカウンタ１０は７段の７ビツトにす
ればよい。
第２図は、シリアルアクセス・モードでメモリセルがど
のような順番で選択されるかを示した例で、第３図はそ
のときの５ＣＡＮ、ＲＡＳ及びＣＡｓの波形を示したも
のである。即ち−＜が“Ｌ″レベルなり、次いでＲＡ５
．０ＡＳが順次″Ｌ １１レベルになることにより、ワ
ード線Ｗ Ｌ ｌが選択され、このワードＩＩＷＬｔに
沿った最初のメモリセル■〜■が入出力線１１０ｆ〜１
１０４ＧＣ接続サレル。ｌ１０ｔ 〜ｌ１０４ ｌａデ
ータラッチ回路１２１に接続されており、シフトレジス
タ１２２にはカラム・アドレスカウンタ１０の出力がシ
フトパレスとして供給される。そしてシフトレジスタ１
２２の１段目の出力信号によりメモリセル■の読み出し
または書込みが行われる。次にＣＡＳが′Ｈ゛ルベルに
なるとシフトレジスタ１２２の２段目が予備充電され、
ＣＡＳがｉｉ Ｌ ｕレベルになることによりその２段
目が作動してその出力信号によりメモリセル■の読み出
しまたは書込みが行われる。こうしてＣＡＳが更にＨＩ
Ｔレベル ＩＩ ｌ １ルベルを繰返し、これによりシ
フトレジスタ１２２の内容が１段ずつシフトしてメモリ
セル■までのアクセスが順次行われる。
のような順番で選択されるかを示した例で、第３図はそ
のときの５ＣＡＮ、ＲＡＳ及びＣＡｓの波形を示したも
のである。即ち−＜が“Ｌ″レベルなり、次いでＲＡ５
．０ＡＳが順次″Ｌ １１レベルになることにより、ワ
ード線Ｗ Ｌ ｌが選択され、このワードＩＩＷＬｔに
沿った最初のメモリセル■〜■が入出力線１１０ｆ〜１
１０４ＧＣ接続サレル。ｌ１０ｔ 〜ｌ１０４ ｌａデ
ータラッチ回路１２１に接続されており、シフトレジス
タ１２２にはカラム・アドレスカウンタ１０の出力がシ
フトパレスとして供給される。そしてシフトレジスタ１
２２の１段目の出力信号によりメモリセル■の読み出し
または書込みが行われる。次にＣＡＳが′Ｈ゛ルベルに
なるとシフトレジスタ１２２の２段目が予備充電され、
ＣＡＳがｉｉ Ｌ ｕレベルになることによりその２段
目が作動してその出力信号によりメモリセル■の読み出
しまたは書込みが行われる。こうしてＣＡＳが更にＨＩ
Ｔレベル ＩＩ ｌ １ルベルを繰返し、これによりシ
フトレジスタ１２２の内容が１段ずつシフトしてメモリ
セル■までのアクセスが順次行われる。
即ち読み出し時にメモリセルアレイからデータラッチ回
路１２１に取込まれたデータは、シフトレジスタ１２２
によりシリアルに読み出されてデータ出力バッファ９に
取出され、また書込み時にはデータ入力バッファ８から
の入力データはシフトレジスタ１２２により順次データ
ラッチ回路１２１に取込まれる。
路１２１に取込まれたデータは、シフトレジスタ１２２
によりシリアルに読み出されてデータ出力バッファ９に
取出され、また書込み時にはデータ入力バッファ８から
の入力データはシフトレジスタ１２２により順次データ
ラッチ回路１２１に取込まれる。
次にメモリセル■〜■を選択するためにＣＡＳが“Ｈ″
レベルなると、カラム・アドレスバッファ３及びカラム
・デコーダが予備充電され、カラム・アドレスカウンタ
１０の出力アドレスが１ピット進む。そしてＣＡＳが“
Ｌ”レベルになることによりカラム・アドレスバッファ
及びカラム・デコーダが作動してワード１ＩＷＬｌ上の
メモリセル群■〜■がｌ１０１〜ｌ１０４にそれぞれ接
続される。
レベルなると、カラム・アドレスバッファ３及びカラム
・デコーダが予備充電され、カラム・アドレスカウンタ
１０の出力アドレスが１ピット進む。そしてＣＡＳが“
Ｌ”レベルになることによりカラム・アドレスバッファ
及びカラム・デコーダが作動してワード１ＩＷＬｌ上の
メモリセル群■〜■がｌ１０１〜ｌ１０４にそれぞれ接
続される。
その後ＣＡ−８が第３図に示すように°′Ｈ″レベル、
“Ｌ”レベルを繰返し、２ｎ回目のＣＡＳの立下りによ
ってカラム・アドレスカウンタ１０は最大カラム・アド
レスを出力し、ワード線Ｗ Ｌ １に関してはＲ後のメ
モリセル群２ｎ−３〜２ｎが１１０１−１１０４に接続
され、読み出しまたは書込みが行われる。
“Ｌ”レベルを繰返し、２ｎ回目のＣＡＳの立下りによ
ってカラム・アドレスカウンタ１０は最大カラム・アド
レスを出力し、ワード線Ｗ Ｌ １に関してはＲ後のメ
モリセル群２ｎ−３〜２ｎが１１０１−１１０４に接続
され、読み出しまたは書込みが行われる。
ＣＡＳの２ｎ回目の立上りによってカラム・アドレスカ
ウンタ１０は最小カラム・アドレスにリセットされ、ロ
ウ・アドレスカウンタ１１の出力アドレスが１ビット進
む。これに伴い、カラム・アドレスバッファ３．カラム
・デコーダだけでなく、ロウ・アドレスバッファ４．ロ
ウ・デコーダ。
ウンタ１０は最小カラム・アドレスにリセットされ、ロ
ウ・アドレスカウンタ１１の出力アドレスが１ビット進
む。これに伴い、カラム・アドレスバッファ３．カラム
・デコーダだけでなく、ロウ・アドレスバッファ４．ロ
ウ・デコーダ。
ピット線が予備充電される。そしてＣＡＳの２／１＋１
回目の立下りにより次のワード線Ｗ Ｌ ２に沿った最
初のメモリセル群２ｎ＋１〜２ｎ＋４がＩ／Ｃ）１〜ｌ
１０４に接続されて、順次読出しまたは書込みが行われ
る。
回目の立下りにより次のワード線Ｗ Ｌ ２に沿った最
初のメモリセル群２ｎ＋１〜２ｎ＋４がＩ／Ｃ）１〜ｌ
１０４に接続されて、順次読出しまたは書込みが行われ
る。
以下同様の動作を繰返し、ロウ・アドレスカウンタ１１
の出力が最大ロウ・アドレスになると口つ・アドレスカ
ウンタ１１とカラム・アドレスカウンタ１０がリセット
される。
の出力が最大ロウ・アドレスになると口つ・アドレスカ
ウンタ１１とカラム・アドレスカウンタ１０がリセット
される。
以上述べたようにこの実施例によれば、ランダムアクセ
ス・モードとシリアルアクセス・モードを容易に切換え
られるようにして適用範囲を拡大したメモリが実現する
。しがもシリアルアクセス・モードのための内部アドレ
スはアドレスカウンタとシフトレジスタの組合わせによ
り発生させているため、シフトレジスタのみを用いた場
合のようにチップ面積が増大することはない。
ス・モードとシリアルアクセス・モードを容易に切換え
られるようにして適用範囲を拡大したメモリが実現する
。しがもシリアルアクセス・モードのための内部アドレ
スはアドレスカウンタとシフトレジスタの組合わせによ
り発生させているため、シフトレジスタのみを用いた場
合のようにチップ面積が増大することはない。
なお本発明は上記実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。例えばロウ・アドレスカウンタがない場合でも、
カラム・アドレスカウンタとシフトレジスタを組合わせ
てシリアルアクセス・モードを実現することが可能であ
り、その場合も本発明は有効である。またｄＲＡＭに限
らず、スタティックＲＡＭに本発明を適用することが可
能である。
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。例えばロウ・アドレスカウンタがない場合でも、
カラム・アドレスカウンタとシフトレジスタを組合わせ
てシリアルアクセス・モードを実現することが可能であ
り、その場合も本発明は有効である。またｄＲＡＭに限
らず、スタティックＲＡＭに本発明を適用することが可
能である。
第１図は本発明の一実施例のメモリ構成を示す図、第２
図及び第３図はそのメモリのシリアルアクセス・モード
の動作を説明するための図である。 １・・・半導体チップ、２・・・コア回路、３・・・カ
ラム・アドレスバッファ、４・・・ロウ・アドレスバッ
ファ、５・・・ＣＡＳ系クロック発生器、６・・・ＲＡ
Ｓ系クロりク発生器、７・・・ライト系クロック発生器
、８・・・データ入力バッファ、９・・・データ出力バ
ッファ、１０・・・カラム・アドレスカウンタ、１１・
・・ロウ・アドレスカウンタ、１２・・・並列−直列変
換回路、１２１・・・データラッチ回路、１２２・・・
シフトレジスタ、５ＣＡＮ・・・モード切換え制御信号
。
図及び第３図はそのメモリのシリアルアクセス・モード
の動作を説明するための図である。 １・・・半導体チップ、２・・・コア回路、３・・・カ
ラム・アドレスバッファ、４・・・ロウ・アドレスバッ
ファ、５・・・ＣＡＳ系クロック発生器、６・・・ＲＡ
Ｓ系クロりク発生器、７・・・ライト系クロック発生器
、８・・・データ入力バッファ、９・・・データ出力バ
ッファ、１０・・・カラム・アドレスカウンタ、１１・
・・ロウ・アドレスカウンタ、１２・・・並列−直列変
換回路、１２１・・・データラッチ回路、１２２・・・
シフトレジスタ、５ＣＡＮ・・・モード切換え制御信号
。
Claims (4)
- （１）半導体チップに、ランダムアクセス可能なメモリ
セルアレイを含むコア回路及び周辺回路を集積して構成
される半導体記憶装置において、シリアルアクセス・モ
ード用の内部アドレスを発生させる回路と、この回路か
らの内部アドレスとランダムアクセス・モード用の外部
アドレスを切換える手段とを備え、前記内部アドレスを
発生させる回路は、アドレスカウンタと、データラッチ
回路とシフトレジスタを含む並列−直列変換回路とから
構成したことを特徴とする半導体記憶装置。 - （２）前記内部アドレスは複数アドレスビットからなり
、その最上位アドレスビットは前記アドレスカウンタに
より選択され、下位アドレスビットは前記シフトレジス
タにより選択される特許請求の範囲第１項記載の半導体
記憶装置。 - （３）前記メモリセルアレイは、一個のＭＯＳＦＥＴと
一個のＭＯＳキャパシタからなるメモリセルを用いたラ
ンダムアクセス可能なメモリセルアレイである特許請求
の範囲第１項記載の半導体記憶装置。 - （４）前記アドレスカウンタは、ロウ方向内部アドレス
を出力するロウ・アドレスカウンタとカラム方向内部ア
ドレスを出力するカラム・アドレスカウンタとから構成
した特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143738A JPH0792997B2 (ja) | 1985-06-29 | 1985-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143738A JPH0792997B2 (ja) | 1985-06-29 | 1985-06-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS626482A true JPS626482A (ja) | 1987-01-13 |
| JPH0792997B2 JPH0792997B2 (ja) | 1995-10-09 |
Family
ID=15345862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60143738A Expired - Lifetime JPH0792997B2 (ja) | 1985-06-29 | 1985-06-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0792997B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191394A (ja) * | 1988-01-25 | 1989-08-01 | Sony Corp | メモリ装置 |
| JPH01251497A (ja) * | 1988-03-31 | 1989-10-06 | Sony Corp | 入出力回路 |
| JPH03125389A (ja) * | 1989-10-11 | 1991-05-28 | Kawasaki Steel Corp | Ｆｉｆｏメモリ |
| JPH03252991A (ja) * | 1990-02-28 | 1991-11-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0498684A (ja) * | 1990-08-15 | 1992-03-31 | Nec Corp | 半導体記憶装置 |
| KR20020026642A (ko) * | 2000-10-02 | 2002-04-12 | 박종섭 | 비휘발성 메모리 내장용 엠씨유의 시리얼/패러럴프로그램장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922291A (ja) * | 1982-07-27 | 1984-02-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
-
1985
- 1985-06-29 JP JP60143738A patent/JPH0792997B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922291A (ja) * | 1982-07-27 | 1984-02-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191394A (ja) * | 1988-01-25 | 1989-08-01 | Sony Corp | メモリ装置 |
| JPH01251497A (ja) * | 1988-03-31 | 1989-10-06 | Sony Corp | 入出力回路 |
| JPH03125389A (ja) * | 1989-10-11 | 1991-05-28 | Kawasaki Steel Corp | Ｆｉｆｏメモリ |
| JPH03252991A (ja) * | 1990-02-28 | 1991-11-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0498684A (ja) * | 1990-08-15 | 1992-03-31 | Nec Corp | 半導体記憶装置 |
| KR20020026642A (ko) * | 2000-10-02 | 2002-04-12 | 박종섭 | 비휘발성 메모리 내장용 엠씨유의 시리얼/패러럴프로그램장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0792997B2 (ja) | 1995-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |