JPH01113997A - 不揮発性半導体メモリ装置のしきい電圧設定方法 - Google Patents
不揮発性半導体メモリ装置のしきい電圧設定方法Info
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- JPH01113997A JPH01113997A JP62270168A JP27016887A JPH01113997A JP H01113997 A JPH01113997 A JP H01113997A JP 62270168 A JP62270168 A JP 62270168A JP 27016887 A JP27016887 A JP 27016887A JP H01113997 A JPH01113997 A JP H01113997A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、浮遊ゲート型不揮発性半導体メモリ装置に係
り、特に、１素子／ビツト型メモリの消去方法に関する
。 〔従来の技術〕 １素子／ビット型不揮発性メモリ素子は、ＩＢ極性の電
圧を用いる限り、エンハンスメントモードでなければな
らない。 従来の１素子／ビット型不揮発性メモリの消去方法は、
特開昭５４−６９０３７号に記載のように、ｐチャネル
型メモリ装置のドレイン−基板間に高出力インピーダン
ス回路を用いて逆バイアス電圧を印加することによって
浮遊ゲートにホットエレクトロンを注入し、メモリ装置
のソース−ドレイン間のインピーダンスを低下させて消
去動作を自己抑制するか、あるいは紫外線を照射するこ
とによって消去し、デプリーションモードに転じること
を防止していた。 〔発明が解決しようとする問題点〕 上記従来技術は、消去の際にホットエレクトロンを発生
させるために、ドレイン近傍で７バランシエあるいはイ
ンパクトアイオニゼイションを起こす必要がある。その
ため、１ビット当りの消費電流が大きく、大容量メモリ
には好ましくないという問題があった。また、紫外線で
消去する場合には、オンボードでの書換えができない、
消去時間が長いという問題があった。 本発明の目的は、消去の際の１ビット当りの消費電流を
飛躍的に低減して、大容量の１素子／ビット型不揮発性
半導体メモリ装置をプ、現できる消去方法を提供するこ
とにある。 〔問題点を解決するための手段〕 上記目的は、浮遊ゲート型不揮発性半導体メモリ装置の
データを消去するにあたり、全ビットまたは１ブロック
に軽い書込みを行ない、−低しきい電圧状態にあるビッ
トのしきい電圧を少なくとも１■以上シフトさせた後、
全ビット又は当該ブロックの制御ゲートを接地電位又は
接地電位に近い電位とし、また、そのトレイン又はソー
スを接地電位又は接地電位に近い電位とする一方、その
ソース又はドレインには高出力インピーダンス回路を用
いて電圧を印加し、トンネル現象により全ビット又は当
該ブロックの消去を行なわしめることにより、達成され
る。
り、特に、１素子／ビツト型メモリの消去方法に関する
。 〔従来の技術〕 １素子／ビット型不揮発性メモリ素子は、ＩＢ極性の電
圧を用いる限り、エンハンスメントモードでなければな
らない。 従来の１素子／ビット型不揮発性メモリの消去方法は、
特開昭５４−６９０３７号に記載のように、ｐチャネル
型メモリ装置のドレイン−基板間に高出力インピーダン
ス回路を用いて逆バイアス電圧を印加することによって
浮遊ゲートにホットエレクトロンを注入し、メモリ装置
のソース−ドレイン間のインピーダンスを低下させて消
去動作を自己抑制するか、あるいは紫外線を照射するこ
とによって消去し、デプリーションモードに転じること
を防止していた。 〔発明が解決しようとする問題点〕 上記従来技術は、消去の際にホットエレクトロンを発生
させるために、ドレイン近傍で７バランシエあるいはイ
ンパクトアイオニゼイションを起こす必要がある。その
ため、１ビット当りの消費電流が大きく、大容量メモリ
には好ましくないという問題があった。また、紫外線で
消去する場合には、オンボードでの書換えができない、
消去時間が長いという問題があった。 本発明の目的は、消去の際の１ビット当りの消費電流を
飛躍的に低減して、大容量の１素子／ビット型不揮発性
半導体メモリ装置をプ、現できる消去方法を提供するこ
とにある。 〔問題点を解決するための手段〕 上記目的は、浮遊ゲート型不揮発性半導体メモリ装置の
データを消去するにあたり、全ビットまたは１ブロック
に軽い書込みを行ない、−低しきい電圧状態にあるビッ
トのしきい電圧を少なくとも１■以上シフトさせた後、
全ビット又は当該ブロックの制御ゲートを接地電位又は
接地電位に近い電位とし、また、そのトレイン又はソー
スを接地電位又は接地電位に近い電位とする一方、その
ソース又はドレインには高出力インピーダンス回路を用
いて電圧を印加し、トンネル現象により全ビット又は当
該ブロックの消去を行なわしめることにより、達成され
る。
書込状態、すなわちｎチャネル型メモリ装置の場合には
浮遊ゲートにエレクトロンが蓄積している状態のメモリ
装置のソースまたはドレインに高出力インピーダンス回
路を用いて電圧を印加すると、トンネル現象により浮遊
ゲートからエレクトロンが放出され、浮遊ゲートの電位
が上がりソース−ドレイン間のインピーダンスは下がる
。すると、ソースまたはドレインに実際に印加される電
位が下がり、トンネル現象が停止し、消去は自動的に停
まる。消去時に消費される電流は、ソース −ま
たはドレインのリーク電流、トンネル電流、サブスレシ
ホルド電流であるので、アバランシェ電流に比較すると
桁違いに少ない。 また、アレイ状態で考えると、消去前の各ビットのしき
い電圧は、高低混在しているので、上述の方法では、低
しきい電圧のビットのみ電流が流れて消去電圧が低下し
、１１％ Ｌ／きい電圧のビットの消去が進まない。よ
って、消去前に全ビット又は当該ブロックに軽い書込み
を実施する必要がある６〔実施例〕 以下、本発明の一実施例を第１図と第２図により説明す
る。 消去に先立ち、浮遊ゲート型メモリのソース、基板を接
地電位とし、制御ゲートに１２．５Ｖ’。 ドレインに６ｖを印加して浮遊ゲートへのホットエレク
トロン注入により、８ビツト毎にＩＭビット全てに軽い
書込みを行なった。８ビツトあたり３０μｓの書込時間
で、しきい電圧１Ｖのビットが２ｖに、６■のビットが
６．１■のしきい電圧となった。 第】図は、消去する場合の概略図である。１はメモリア
レイであり、消去時は単体メモリ装置が１Ｍビット並列
に接続された状態となっている。 また、単体メモリ装置の浮遊ゲート−基板間のゲート酸
化膜厚は１０ｎｍである。メモリアレイの制御ゲートと
基板は接地電位とし、ドレインにはダイオード接続のＭ
ＯＳトランジスタコ３を接続した。一方ソースには、出
力インピーダンスＲ５１５０にΩ、無負荷時出力電圧Ｖ
Ｓ２４Ｖのチャージポンプ方式内部昇圧回路２を接続し
た。内部昇圧回路が動作し、メモリ装置のソースにＩＯ
Ｖ以上の電圧が印加され始めろと、徐々に浮遊ゲートに
蓄積されたエレクトロンが、ソースに放出され始める。 ソース電位が１２Ｖ程度となると、より消去が進行しサ
ブスレシホルド電流が流れ始め、メモリアレイの共通ソ
ースに流れ込む電流が内部昇圧回路の供給能力を上回り
、ソース電位が１０Ｖを下回るようになり消去が停止し
た。この時のドレイン電位は、０．６ ■であった。消
去後のしきい電圧Ｖｔｈを測定したところ、約１■であ
り、所期の目的を達成できた。 第１図で、ダイオード接続のＭＯＳトランジスタ３を短
絡し、メモリアレイの共通ドレインを接地電位にし、同
様の実験を行なったところ、消去後のしきい電圧は、２
．２ｖであった。この状態では、書込消去のしきい電圧
差が小さく回路設計上好ましくない。２つの実験の消去
後しきい電圧の違いは、ドレインに電圧を印加すると、
浮遊ゲートの電位をその分高くしないとサブスレシホル
ド電流が流れ始めないということと、基板バイアス効果
により見かけのしきい電圧が上がることとが複合した結
果である。 第２図は、第１図の実施例を消去特性として表わしたも
のである。同時に比較のためにドレイン開放状態の消去
特性も示した。ドレイン開放状態では、消去後しきい電
圧を１Ｖ程度に設定することは難しいが、本実施例によ
れば、消去時間１０ｍ５以上で、メモリアレイの消去後
しきい電圧を１Ｖ程度に揃えることができる。 消去前の、全ビットの軽い書込みが不充分で、しきい電
圧１Ｖのビットが１．５■にしかシフトしない場合には
、消去を実施しても、ソース電圧が１０ｖ以上とならず
、しきい電圧６ｖのビットは５Ｖまでしか消去できなか
った。すなわち、消去前の軽い書込みは、低しきい電圧
のビットのしきい電圧を１Ｖ以上シフトすることが必要
である。 なお５本実施例では、全ビット同時消去の例を示したが
、ブロック毎の消去も可能である。 〔発明の効果〕 本発明によれば、消去時の消費電流を飛Ｘｌａ的に低減
でき、かつメモリアレイのしきい電圧をエンハンスメン
トモードのほぼ任意のレベルに揃えられるので、大容量
の１素子／ビツト型フラツシユＥ Ｐ ＲＯＭを実現で
きる。
浮遊ゲートにエレクトロンが蓄積している状態のメモリ
装置のソースまたはドレインに高出力インピーダンス回
路を用いて電圧を印加すると、トンネル現象により浮遊
ゲートからエレクトロンが放出され、浮遊ゲートの電位
が上がりソース−ドレイン間のインピーダンスは下がる
。すると、ソースまたはドレインに実際に印加される電
位が下がり、トンネル現象が停止し、消去は自動的に停
まる。消去時に消費される電流は、ソース −ま
たはドレインのリーク電流、トンネル電流、サブスレシ
ホルド電流であるので、アバランシェ電流に比較すると
桁違いに少ない。 また、アレイ状態で考えると、消去前の各ビットのしき
い電圧は、高低混在しているので、上述の方法では、低
しきい電圧のビットのみ電流が流れて消去電圧が低下し
、１１％ Ｌ／きい電圧のビットの消去が進まない。よ
って、消去前に全ビット又は当該ブロックに軽い書込み
を実施する必要がある６〔実施例〕 以下、本発明の一実施例を第１図と第２図により説明す
る。 消去に先立ち、浮遊ゲート型メモリのソース、基板を接
地電位とし、制御ゲートに１２．５Ｖ’。 ドレインに６ｖを印加して浮遊ゲートへのホットエレク
トロン注入により、８ビツト毎にＩＭビット全てに軽い
書込みを行なった。８ビツトあたり３０μｓの書込時間
で、しきい電圧１Ｖのビットが２ｖに、６■のビットが
６．１■のしきい電圧となった。 第】図は、消去する場合の概略図である。１はメモリア
レイであり、消去時は単体メモリ装置が１Ｍビット並列
に接続された状態となっている。 また、単体メモリ装置の浮遊ゲート−基板間のゲート酸
化膜厚は１０ｎｍである。メモリアレイの制御ゲートと
基板は接地電位とし、ドレインにはダイオード接続のＭ
ＯＳトランジスタコ３を接続した。一方ソースには、出
力インピーダンスＲ５１５０にΩ、無負荷時出力電圧Ｖ
Ｓ２４Ｖのチャージポンプ方式内部昇圧回路２を接続し
た。内部昇圧回路が動作し、メモリ装置のソースにＩＯ
Ｖ以上の電圧が印加され始めろと、徐々に浮遊ゲートに
蓄積されたエレクトロンが、ソースに放出され始める。 ソース電位が１２Ｖ程度となると、より消去が進行しサ
ブスレシホルド電流が流れ始め、メモリアレイの共通ソ
ースに流れ込む電流が内部昇圧回路の供給能力を上回り
、ソース電位が１０Ｖを下回るようになり消去が停止し
た。この時のドレイン電位は、０．６ ■であった。消
去後のしきい電圧Ｖｔｈを測定したところ、約１■であ
り、所期の目的を達成できた。 第１図で、ダイオード接続のＭＯＳトランジスタ３を短
絡し、メモリアレイの共通ドレインを接地電位にし、同
様の実験を行なったところ、消去後のしきい電圧は、２
．２ｖであった。この状態では、書込消去のしきい電圧
差が小さく回路設計上好ましくない。２つの実験の消去
後しきい電圧の違いは、ドレインに電圧を印加すると、
浮遊ゲートの電位をその分高くしないとサブスレシホル
ド電流が流れ始めないということと、基板バイアス効果
により見かけのしきい電圧が上がることとが複合した結
果である。 第２図は、第１図の実施例を消去特性として表わしたも
のである。同時に比較のためにドレイン開放状態の消去
特性も示した。ドレイン開放状態では、消去後しきい電
圧を１Ｖ程度に設定することは難しいが、本実施例によ
れば、消去時間１０ｍ５以上で、メモリアレイの消去後
しきい電圧を１Ｖ程度に揃えることができる。 消去前の、全ビットの軽い書込みが不充分で、しきい電
圧１Ｖのビットが１．５■にしかシフトしない場合には
、消去を実施しても、ソース電圧が１０ｖ以上とならず
、しきい電圧６ｖのビットは５Ｖまでしか消去できなか
った。すなわち、消去前の軽い書込みは、低しきい電圧
のビットのしきい電圧を１Ｖ以上シフトすることが必要
である。 なお５本実施例では、全ビット同時消去の例を示したが
、ブロック毎の消去も可能である。 〔発明の効果〕 本発明によれば、消去時の消費電流を飛Ｘｌａ的に低減
でき、かつメモリアレイのしきい電圧をエンハンスメン
トモードのほぼ任意のレベルに揃えられるので、大容量
の１素子／ビツト型フラツシユＥ Ｐ ＲＯＭを実現で
きる。
第１図は本発明の一実施例を説明するための概略回路図
、第２図は第１図の実施例とドレインを開放した場合の
消去特性図である。
、第２図は第１図の実施例とドレインを開放した場合の
消去特性図である。
Claims (1)
- 【特許請求の範囲】 １、浮遊ゲート型不揮発性半導体メモリ装置のデータを
消去するにあたり、全ビット又は１ブロックに軽い書込
みを行ない低しきい電圧状態にあるビットのしきい電圧
を少なくとも１Ｖ以上シフトさせた後、全ビット又は当
該ブロックの制御ゲートを接地電位または接地電位に近
い電位とし、また、そのドレインまたはソースを接地電
位または接地電位に近い電位とする一方、そのソースま
たはドレインには高出力インピーダンス回路を用いて電
圧を印加し、トンネル現象により全ビット又は当該ブロ
ックの消去を行なわしめることを特徴とする不揮発性半
導体メモリ装置の消去方法。 ２、上記高出力インピーダンス回路を用いた電圧印加手
段が、オンチップ内部昇圧回路であることを特徴とする
特許請求の範囲第１項記載の不揮発性半導体メモリ装置
の消去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27016887A JP2624716B2 (ja) | 1987-10-28 | 1987-10-28 | 不揮発性半導体メモリ装置のしきい電圧設定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27016887A JP2624716B2 (ja) | 1987-10-28 | 1987-10-28 | 不揮発性半導体メモリ装置のしきい電圧設定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01113997A true JPH01113997A (ja) | 1989-05-02 |
| JP2624716B2 JP2624716B2 (ja) | 1997-06-25 |
Family
ID=17482482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27016887A Expired - Lifetime JP2624716B2 (ja) | 1987-10-28 | 1987-10-28 | 不揮発性半導体メモリ装置のしきい電圧設定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624716B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173398A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPH01273296A (ja) * | 1988-04-25 | 1989-11-01 | Hitachi Ltd | 半導体記憶装置 |
| JP2006024309A (ja) * | 2004-07-09 | 2006-01-26 | Renesas Technology Corp | 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284494A (ja) * | 1985-10-08 | 1987-04-17 | Nec Corp | 読出し専用メモリ |
-
1987
- 1987-10-28 JP JP27016887A patent/JP2624716B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284494A (ja) * | 1985-10-08 | 1987-04-17 | Nec Corp | 読出し専用メモリ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173398A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPH01273296A (ja) * | 1988-04-25 | 1989-11-01 | Hitachi Ltd | 半導体記憶装置 |
| JP2006024309A (ja) * | 2004-07-09 | 2006-01-26 | Renesas Technology Corp | 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2624716B2 (ja) | 1997-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080411 Year of fee payment: 11 |