JPH01114000A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は記憶すべき情報に応じ閾値が電源電圧を越え
てシフトされるメモリトランジスタを用いたメモリセル
を有する不揮発性半導体記憶装置に関する。

〔従来の技術〕

第３図は従来の不揮発性半導体記憶装置の基本構成を示
す回路図である。同図に示すように、メモリセル１は選
択トランジスタＱ１．Ｑ２とメモリトランジスタＱ３か
ら構成されており、選択トラレジスタＱ１．Ｑ２の各ゲ
ートにはワード線ＷＬが接続され、選択トランジスタＱ
１のソースはメモリトランジスタＱ３のコントロールゲ
ートに、選択トランジスタＱ２のソースはメモリトラン
ジスタＱ３のドレインに各々接続される。また、選択ト
ランジスタＱ１のドレインはコントロールゲート線ＣＧ
Ｌに、選択トランジスタＱ２のドレインはビットＩＱＢ
Ｌに接続され、メモリトランジスタＱ３のソースはトラ
ンジスタＱ６を介して接地されている。なお、トランジ
スタＱ６のゲートには、信号Ｓが印加される。

コントロールゲート線ＣＧＬは選択トランジスタＱ４．
コントロールｌ１ＣＬを介してコントロールゲート線印
加電圧制御回路２に接続されており、一方、ビット線Ｂ
Ｌは選択トランジスタＱ５を介してＩ１０線１０Ｌに接
続されている。なお、選択トランジスタＱ４．Ｑ５のゲ
ートはＹゲート線ＹＬに接続されており、ワード線ＷＬ
はロウデコーダ３に、Ｙゲート線ＹＬはコラムデコーダ
４に接続されている。

第４図は、第３図で示したコントロールゲート線印加電
圧制御回路２の詳細を示す回路図である。

同図において、トランジスタＱ７．Ｑ８が接続点Ｐ１を
介して直列に接続され、トランジスタＱ７のドレインに
テ・スト電圧ｖｔｅｓｔが印加され、トランジスタＱ８
のソースが接地レベルとなる。なお、前述した接続点Ｐ
１がこの回路２の出力となりコントロール線ＣＬに伝わ
る。

また、トランジスタＱ７のゲートにはテスト制御信号Ｔ
ＥがインバータＧ１．Ｇ２を介して印加され、トランジ
スタＱ８のゲートにはテスト制御信号ＴＥがインバータ
Ｇ１を介して印加される。

このように構成することで、テスト制御信号ＴＥが“Ｈ
”レベルの時トランジスタＱ７が導通し、トランジスタ
Ｑ８が非導通となり、接続点Ｐ１の電圧ｖＰＩはテスト
電圧ｖｔｅｓｔとなる。一方、テストｔ／Ｉｍ信号ＴＥ
を“Ｌ　Ｐルベルにすると、トランジスタＱ７が非導通
、トランジスタＱ８が導通となり、接続点Ｐ１の電圧Ｖ
　はテスト電圧ｖｔｅｓｔに関係なく接地レベル（Ｌ”
レベル）となる。

なお、コントロールゲート線印加電圧制御回路２は、図
示していないが、他に読出し電圧ｖＲ１書込み電圧Ｖ、
ｌを選択的にコントロール線ＣＬに出力する機能を有し
ている。

第５図は第３図で示したメモリトランジスタＱ３の構造
を示す断面図である。同図に示すように、Ｐ型半導体基
板７の表面部にｎ＋型型数散層８９を間隔を隔てて形成
し、ｎ＋型拡敢層８をドレイン領域、ｎ　型拡散１１９
をソース領域として働かせる。このＰ型半導体基板７上
をゲート酸化［１１０で覆い、ドレイン領域８上の一部
を薄くしてトンネル酸化膜１０ａとして利用する。この
ゲート酸化１１１０上に７０−ティングゲート１１を形
成する。従って７０−ティングゲート１１はトンネル酸
化膜１０ａ上のみ凹部を有する構造となる。

このフローティングゲート１１上を薄い酸化膜１２で覆
い、さらに酸化膜１２上をコントロールゲート１３で覆
っている。

このような構造のメモリトランジスタＱ３へのデータの
書込みは、フローティングゲート１１に電子を注入、除
去することによって行なわれる。

７０−ティングゲート１１への電子の注入、除去は、フ
ローティングゲート１１とドレイン領域８間のトンネル
酸化膜１０ａを介して行われる。７０−ティングゲート
１１に電子が注入される（消去状態）とメモリトランジ
スタＱ３の閾値電圧は高くなり、フローティングゲート
１１から電子が除去される（プログラム状態）とメモリ
トランジスタＱ３の閾値電圧は低くなる。上記した不揮
発性半導体記憶装置にはメモリトランジスタＱ３の閾値
電圧■１．のテストモードが設けられており、このテス
トモードを用い、メモリトランジスタＱ３のコントロー
ルゲートに印加する電圧を外部から制御することができ
る。

以下、テストモードにおける動作の説明を第３図〜第５
図を参照して行うが、その前にまず通常の読出しモード
の説明をする。ここでＹゲルト線ＹＬ、ワード線ＷＬ及
び信号Ｓが全て“Ｈ″レベルなることで、選択トランジ
スタ［Ｇ４．Ｑ５］、［Ｑｌ、Ｑ２］とトランジスタＱ
６が導通し、丁つのメモリトランジスタＱ３が選択され
たとする（ここまでの状態を［状ＩＡＪとする）。

この状態でコントロールゲート翰印加電圧＄制御回路２
より読出し信号ｖＲがコント０−ル線ＣＬ。

コントロールゲート線ＣＧＬ、選択トランジスタＱ１を
介してメモリトランジスタＱ３のコントロールゲートに
印加される。この時、メモリトランジスタＱ３が消去状
態（“１″を記憶）であれば、読出し電圧ｖＲよりも高
い閾値電圧をメモリトランジスタＱ３が有するため、メ
モリトランジスタＱ３は導通せず、Ｉ１０線１０Ｌには
Ｔｉ流が流れない。

一方、メモリトランジスタＱ３がプログラム状態（“°
０”を記憶）であれば、読出し電圧ｖＲよりも低い閾値
電圧をメモリトランジスタＱ３が有するため、メモリト
ランジスタＱ３は導通し、Ｉ１０線ＩＯＬに電流が流れ
る。このＩ１０線ＩＯＬの電流変化を図示しないセンス
アンプによりセンスすることによってメモリトランジス
タＱ３の情報（１１０ＩＩ　、　　ａｔｌ　ｕ　）を読
出すことができる。

テストモードでは、上記した状態へにおいて、テスト制
御信号丁Ｅを“ＨＩＩレベルに設定する。

そして、コントロールゲート線印加電圧制御回路２のト
ランジスタＱ７のドレインに一テスト電圧Ｖ　　を印加
する。この時、ｖｔｅａ−変化させなｅｓｔ がら、メモリトランジスタＱ３の導通、非導通を調べる
ことで、メモリトランジスタＱ３の閾値電圧を調べるこ
とができる。

つまり、第６図に示すようにテストモードで、メモリト
ランジスタＱ３のコントロールゲートに印加する電圧■
ｔｏＳｔを徐々に高電位にしていき、Ｉ１０線１０Ｌを
センスすることにより得られる情報が１”（Ｉ１０線１
０Ｌに電流が流れない）→“Ｏ”（１１０線［ＯＬに電
流が流れる）に移行した時のＶ、。８．の値が、メモリ
トランジスタＱ３の閾値電圧となる。

このようなテストモードにより、消去状態及びプログラ
ム状態におけるメモリトランジスタＱ３の閾値電圧を測
定でき、メモリトランジスタＱ３の閾ｍ電圧のシフト酸
を求めることができる。なお゛、第５図におけるＶＴＲ
はメモリトランジスタＱ３の閾値電圧、ｖＧはメモリト
ランジスタＱ３のコントロールゲート電圧、■、はメモ
リトランジスタＱ３のドレイン電流である。

〔発明が解決しようとする問題点〕

ところで、上記した不揮発性半導体記憶装置において、
テスト１Ｉ１１制御信号ＴＥの“ＨＮレベル電位は電源
電圧■。Ｃであるため、テストモード時における第４図
で示した接続点Ｐ１の電位ＶＰＩの最大値は、トランジ
スタＱ７の閾値電圧をｖ０７とすると、（■。。−■。

７）となる。この制限はテスト電圧ｖｔ８Ｓｔが■ｔｏ
、ｔ＜（ｖｏｏ−Ｖｏ７）の範囲では問題はない。

しかしながら、テスト電圧ｖｔｅｓｔは必ずしもＶｔｏ
Ｓｔ＜（■ｏｃ−ｖｏ７）の範囲だけで十分ではない。

なぜなら、通常、消去状態におけるメモリトランジスタ
Ｑ３の閾値電圧ｖＴｌｌは■Ｔｌｌ〉■ＣＣである。

この場合、ＶｔｏＳｔをいくら大きな電圧値に設定して
も、前述したように接続点Ｐ１の電位ｖＰ１は（Ｖ、、
−Ｖｏ、）にしかならず、その結果、消去状態における
メモリトランジスタＱ３の閾値電圧は測定できないとい
う問題点があった。

また、選択トランジスタＱ１．Ｑ２．Ｑ４．Ｑ５のゲー
トもテスト時は“Ｈ”レベルの電圧がゲートに印加され
ているため、結果としてメモリトランジスタＱ３のコン
トロールゲートにはＯ〜３Ｖ程度の電圧しか印加するこ
とができず、メモリトランジスタＱ３の閾値電圧ｖＴｌ
ｌを狭い範囲でしかモニタできないという問題点があっ
た。

この発明は、上記した問題点を解決するためになされた
もので、電源電圧レベルの制御信号に応答して選択的に
、外部入力端子に与える電源電圧レベルよりも高い電圧
値の電圧を、正確にメモリトランジスタのコントロール
ゲートに印加することができる不揮発性半導体記憶装置
を得ることを目的とする。

（問題点を解決するための手段〕 この発明にかかる不揮発性半導体記憶装置は、記憶すべ
き情報に応じ閾値が電源電圧を越えてシフトされるメモ
リトランジスタを有し、このメモリトランジスタのコン
トロールゲートに外部入力端子より所望の電圧を印加す
ることができ゛、一方電極が前記外部入力端子、他方電
極が出力部となる選択トランジスタのゲートに印加され
る電圧値を、制御信号に基づき作動するブートストラッ
プ回路により前記外部入力端子に印加される。電圧に前
記選択トランジスタのｒ１４ｆｔ１電圧を加えた電圧値
よりも高い電圧値に昇圧する昇圧機能を備えたコントロ
ールゲート線印加電圧制御回路と、前記制御信号に基づ
き前記コントロールゲート線印加電圧制御回路と前記メ
モリトランジスタのコントロールゲートとの間に設けら
れた選択トランジスタのゲートを高電圧レベルに昇圧す
る昇圧手段とを備えている。

〔作用〕

この発明におけるコントロールゲート線印加電圧制御回
路は、一方電極が外部入力端子、他方電極が出力部とな
る選択トランジスタのゲートに印加される電圧値を、制
御信号に基づき作動するフードストラップ回路により前
記外部入力端子に印加される電圧に前記選択トランジス
タの閾値電圧を加えた電圧値よりも高い電圧値に昇圧す
る昇圧機能を備えたため、外部入力端子に与えられた電
圧を電圧降下することなく出力することができる。

〔実施例〕

第１図は、この発明の一実施例である不揮発性半導体記
憶装置の基本構成を示す回路図である。

図において、１，３．４．Ｑｌ〜Ｑ６．ＣＧＬ。

ＢＬ、ＹＬ、ＷＬ、ＩＯＬ、ＯＬ、Ｓは従来と同じであ
るので説明は省略する。

テスト制御信号ＴＥは、コントロールゲート線印加電圧
制御回路２の他に書込み制御回路５にも与えられ、虐込
み制御回路５は“Ｈ”レベルのテスト制御信号が入力さ
れると駆動し、高電圧ＶＰＰ及びクロックφをｉｉｍ圧
■ＰＰスイッチ５ａ、６ｂに送ることで、ｖＰＰスイッ
チ６ａ、６ｂによりコラムデコーダ４により選択された
Ｙゲート線ＹＬ及びＯウデコーダ３により選択されたワ
ード線ＷＬを■ＰＰレベルに立上げる。なお、上記した
自込み制御回路５およびｖＰＰスイッチ６ａ、６ｂは第
゛３図では図示しなかったが従来の不揮発性半導体装置
のメモリセルの書込み、消去時に用いられていたもので
ある。

第２図はコントロールゲート線印加電圧制御回路２の詳
細を示す回路図である。同図に示すように、ドレインに
テスト電圧ｖｔｅｓｔが印加されるトランジスタＱ９と
、ソースがこの回路の出力部（接続点Ｐ４）となるトラ
ンジスタＱＩＯ各々のソースとゲート及びゲートとドレ
インが接続点Ｐ２、Ｐ３を介して接続されている。トラ
ンジスタＱ１０のゲート、ソース間はキャパシタＣ３を
介して接続されている。

また、接続点Ｐ４を介して］・ランジスタＱ１１のドレ
インが接続され、そのソースは接地レベルとなり、その
ゲートにはインバータＧ４を介して反転テスト制御信号
ＴＥが印加される。なお、ＣＦは等価的に示した配線容
量等の浮遊容量である。

このような構成において、通常時（読出し時。

書込み時）はテスト制御信号ＴＥが“Ｌ　Ｉｔレベルで
あるので、その反転信号ＴＥが印加されるトランジスタ
Ｑ１１が導通する。従ってテスト電圧Ｖｔｅｓｔの電圧
値にかかわらず接続点Ｐ４の電位■Ｐ４は“Ｌ″レベル
ある。一方、接続点Ｐ２の電位ｖ　は、Ｖ　　　−Ｖ　
　（Ｖ　　ニド５）ジスタＱ９Ｐ２　　　　ｔｅｓｔ　
　　０９　　　Ｑ９及びＱ１０の閾値電圧）となり、こ
の電位でキャパシタＣＢが充電されている。

この状態で、テスト制御信号ＴＥが“Ｈｕレベルになる
と、トランジスタＱ１１が非導通となり接続点Ｐ４に浮
遊容量ｃ、が付加される。従って接続点Ｐ２．Ｐ４１！
ｉｌに次式が成立する。

Ｃ，（Ｖ、２−Ｖ、４）−ｃ、Ｖ、４　　−（１）（１
）式を変形すると、 この時、接続点Ｐ４の電位■Ｐ４はテスト電圧Ｖｔｅｓ
ｔがｖｔｏＳｔ〉２ｖ０９であれば、トランジスタＱ９
、Ｑ１０双方共導通し、（Ｖ　　　−２Ｖｏ９）程ｅｓ
ｔ 度になる。そして、接続点Ｐ２の電位ｖＰ２はキャパシ
タＣＦとＣＢの容量結合によりｖＰ３の（１＋（ＣＦ／
ＣＢ））倍にＲ圧される。従って、＞ｖｔｅＳｔ＋ＶＱ
９ を満足するようにＣＦ／ＣＢを設定すれば、トランジス
タ０１０１７）ゲートニ（ｖｔｏＳｔ＋ｖ０９）以上の
電圧が印加されるため、トランジスタＱ１０のドレイン
に与えられたテスト電圧Ｖｔｅｓｔは、トランジスタＱ
１０の閾値電圧■。９分を損することなく、トランジス
タＱ１０のソース、つまり接続点Ｐ４に伝えることがで
きる。

このようにコントロールゲート線印加電圧制御回路２は
キャパシタＣ，，Ｃ，を用いたフードストラップ回路構
成により、テスト電圧ｖｔｅｓｔと接続点Ｐ４（出力部
）間に設けられたトランジスタＱＩＯのゲート電圧を（
ｖ　ｔｅｓｔ　＋　ｖ。９）以上に昇圧することで、テ
スト電圧■ｔｏＳｔが電圧降下することなくコントロー
ル線ＣＬに与えられる。

一方、テスト制御信号ＴＥが“１１″レベルとなると、
書込み制御回路５が駆動し、ＶＰＰスイッヂ６ａ、６ｂ
によりコラムデコーダ４．ロウデコーダ３により選択さ
れたＹゲート線ＹＬ、ワード線ＷＬが■ＰＰレベルに立
上る。従って選択されたメモリセル１におけるメモリト
ランジスタＱ３の各選択トランジスタＱ１．Ｑ２．Ｑ４
．Ｑ５のゲートにｖＰＰレベルが印加されｇ。その結果
、コントロール線ＯＬに伝わったテスト電圧■ｔｅｓｔ
の必要最大値はｖＰＰはど高くないことから選択トラン
ジスタＱ４．Ｑｌを介してもその電圧値を損ねることな
くメモリトランジスタＱ３のコントロールゲートに与え
ることができ、プログラム状態のみならず消去状態のメ
モリトランジスタの閾値電圧も充分に測定することがで
きる。

〔発明の効果〕

以上説明したように、この発明によれば、コントロール
ゲート線印加電圧制御回路は、一方電極が外部入力端子
、他方電極が出力部となる選択トランジスタのゲートに
印加される電圧値を、制御信号により作動するフードス
トラップ回路により前記外部入力端子に印加される電圧
に前記選択トランジスタの閾値電圧を加えた電圧値より
も高い電圧値に昇圧する昇圧機能を備えたため、外部入
力端子に与えられた電圧を電圧降下することなく出力す
ることができ、さらに、昇圧手段により、コントロール
ゲート線印加電圧制御回路と前記メモリトランジスタの
コントロールゲートとの間に設けられた選択トランジス
タのゲートを高電圧レベルに昇圧するため、電源電圧を
越えてシフトされたメモリトランジスタの同値電圧であ
っても、外部入力端子に与えるＩ制御信号の電圧値を上
昇させるだけで容易に測定することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である不揮発性半導体記憶
装隨の基本構成を示す回路図、第２図は第１図における
コントロールゲート線印加電圧制御回路の詳細を示す回
路図、第３図は従来の不揮発性半導体記憶装置の基本構
成を示す回路図、第４図は第３図における」ントＯ−ル
ゲート線印加電圧制御回路の詳細を示す構成説明図、第
５図は第３図で示したメモリトランジスタＱ３の構造を
示す断面図、第６図は第３図及び第５図で示したメモリ
トランジスタの閾値電圧のテストモードの説明用グラフ
である。 図において、１はメモリセル、２はコントロールゲート
線印加電圧制御回路、５は書込み制御回路、６ａ、６ｂ
はｖＰＰスイッチ、Ｑ３はメモリトランジスタ、Ｑｌ、
Ｑ２．Ｑ４．Ｑ５．Ｑ１０は選択トランジスタ、Ｃ［は
コントロール線、ＣＧＬはコントロールゲート線、ＴＥ
はテスト制御信号、■、。１はテスト電圧、ＣＢはキャ
パシタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）記憶すべき情報に応じ閾値が電源電圧を越えてシ
   フトされるメモリトランジスタを有し、このメモリトラ
   ンジスタのコントロールゲートに外部入力端子より所望
   の電圧を印加することができる不揮発性半導体記憶装置
   であつて、 一方電極が前記外部入力端子、他方電極が出力部となる
   トランジスタのゲートに印加される電圧値を、制御信号
   に基づき作動するフードストラップ回路により前記外部
   入力端子に印加される電圧に前記選択トランジスタの閾
   値電圧を加えた電圧値よりも高い電圧値に昇圧する昇圧
   機能を備えたコントロールゲート線印加電圧制御回路と
   、前記制御信号に基づき前記コントロールゲート線印加
   電圧制御回路と前記メモリトランジスタのコントロール
   ゲートとの間に設けられた選択トランジスタのゲートを
   高電圧レベルに昇圧する昇圧手段とを備えた不揮発性半
   導体記憶装置。