JPH0444360B2 - - Google Patents
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- JPH0444360B2 JPH0444360B2 JP61073002A JP7300286A JPH0444360B2 JP H0444360 B2 JPH0444360 B2 JP H0444360B2 JP 61073002 A JP61073002 A JP 61073002A JP 7300286 A JP7300286 A JP 7300286A JP H0444360 B2 JPH0444360 B2 JP H0444360B2
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- 239000004065 semiconductor Substances 0.000 claims description 9
- 101710116850 Molybdenum cofactor sulfurase 2 Proteins 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
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- 238000012544 monitoring process Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- G—PHYSICS
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- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体記憶装置に関するもので、
特にEPROM等の書き込み可能な不揮発性メモリ
において、メモリセルのしきい値電圧の変化量を
モニタするのに使用されるものである。
特にEPROM等の書き込み可能な不揮発性メモリ
において、メモリセルのしきい値電圧の変化量を
モニタするのに使用されるものである。
（従来の技術）
一般に、差動増幅器を用いたEPROMのセンス
アンプ回路は、第４図に示すような構成を取つて
いる。第４図において、１１はメモリセルとして
のフローテイングゲート型トランジスタで、この
トランジスタ１１はコントロールゲートにはワー
ド線WLが接続される。１２はトランスフアゲー
トとして働くMOSトランジスタで、このMOSト
ランジスタ１２のゲートにはＹ選択線BLが接続
される。１３は負荷で、この負荷１３と上記
MOSトランジスタ１２との接続点にはセンス線
１４を介して差動増幅器１５の一方の入力端が接
続される。そして、この差動増幅器１５の他方の
入力端には、基準電位発生回路１６の出力端が接
続される。上記基準電位発生回路１６は、上記フ
ローテイングゲート型トランジスタ（メモリセ
ル）１１と同じサイズでゲートに電源電圧Vccが
印加されるダミーセル１７、上記MOSトランジ
スタ１２と同じサイズでゲートに電源電圧Vccが
印加されるMOSトランジスタ（トランスフアゲ
ート）１８、およびセンス線１４のハイ（“Ｈ”）
レベルとロー（“Ｌ”）レベルとの中間レベルVR
を得るための負荷１９とから構成される。
アンプ回路は、第４図に示すような構成を取つて
いる。第４図において、１１はメモリセルとして
のフローテイングゲート型トランジスタで、この
トランジスタ１１はコントロールゲートにはワー
ド線WLが接続される。１２はトランスフアゲー
トとして働くMOSトランジスタで、このMOSト
ランジスタ１２のゲートにはＹ選択線BLが接続
される。１３は負荷で、この負荷１３と上記
MOSトランジスタ１２との接続点にはセンス線
１４を介して差動増幅器１５の一方の入力端が接
続される。そして、この差動増幅器１５の他方の
入力端には、基準電位発生回路１６の出力端が接
続される。上記基準電位発生回路１６は、上記フ
ローテイングゲート型トランジスタ（メモリセ
ル）１１と同じサイズでゲートに電源電圧Vccが
印加されるダミーセル１７、上記MOSトランジ
スタ１２と同じサイズでゲートに電源電圧Vccが
印加されるMOSトランジスタ（トランスフアゲ
ート）１８、およびセンス線１４のハイ（“Ｈ”）
レベルとロー（“Ｌ”）レベルとの中間レベルVR
を得るための負荷１９とから構成される。
上記のような構成において、MOSトランジス
タ１２のゲートには、書き込み時には高電位
Vpp、読み出し時には電源電圧Vccが与えられ
る。上記高電位Vppは、Vccとは別の端子で外部
から与えられる。
タ１２のゲートには、書き込み時には高電位
Vpp、読み出し時には電源電圧Vccが与えられ
る。上記高電位Vppは、Vccとは別の端子で外部
から与えられる。
上記第４図に示したセンスアンプ回路の感度
（書き込み状態であると判定されるのに必要なメ
モリセルのしきい値電圧VTHのシフト量ΔVTH）の
電源電圧Vccへの依存性は、第５図に示すように
なる。第５図からわかるように、上記第４図に示
したような構成のセンスアンプ回路では、Vcc＝
8Vまで上げても書き込み状態であると判定され
るのに必要なしきい値電圧VTHのシフト量ΔVTHは
3V、Vcc＝10VでもΔVTH＝4V程度である。周辺
回路に使用されているトランジスタの耐圧を考慮
するとVcc＞10Vとするのは困難であり、シフト
量ΔVTHが４以上の場合にはこのシフト量をモニ
タすることができない。
（書き込み状態であると判定されるのに必要なメ
モリセルのしきい値電圧VTHのシフト量ΔVTH）の
電源電圧Vccへの依存性は、第５図に示すように
なる。第５図からわかるように、上記第４図に示
したような構成のセンスアンプ回路では、Vcc＝
8Vまで上げても書き込み状態であると判定され
るのに必要なしきい値電圧VTHのシフト量ΔVTHは
3V、Vcc＝10VでもΔVTH＝4V程度である。周辺
回路に使用されているトランジスタの耐圧を考慮
するとVcc＞10Vとするのは困難であり、シフト
量ΔVTHが４以上の場合にはこのシフト量をモニ
タすることができない。
そこで、従来は第６図に示すような内部テスト
回路を用いてしきい値電圧のシフト量をモニタし
ている。第６図の回路構成は、基本的には前記第
４図に示したセンスアンプ回路と同様であり、次
の２点のみが相違している。すなわち、まず第１
に、負荷１３と負荷１９とを同一の負荷特性にし
ている。第２にダミーセル１７のゲートに電源電
圧Vccに依存しない定電位Vcを与えている。こ
の定電位Vcは、同一チツプ上に形成された定電
位発生回路２０から発生される。
回路を用いてしきい値電圧のシフト量をモニタし
ている。第６図の回路構成は、基本的には前記第
４図に示したセンスアンプ回路と同様であり、次
の２点のみが相違している。すなわち、まず第１
に、負荷１３と負荷１９とを同一の負荷特性にし
ている。第２にダミーセル１７のゲートに電源電
圧Vccに依存しない定電位Vcを与えている。こ
の定電位Vcは、同一チツプ上に形成された定電
位発生回路２０から発生される。
上記第６図に示した内部テスト回路は、回路が
差動増幅器１５を挟んで完全に左右対称な構成と
なつている。従つて、メモリセル１１のgmとダ
ミーセル１７のgmとが一致したところがデータ
の“Ｈ”レベルあるいは“Ｌ”レベルを決定する
ポイントとなる。上記メモリセル１１を流れる電
流をI11とすると、 I11∝Vcc−VTH11 ＝Vcc−（VTH0＋ΔVTH） となる。但し、VTH11はメモリセル（フローテイ
ングゲート型トランジスタ）１１のしきい値電
圧、VTH0は非書き込み状態でのメモリセル１１の
しきい値電圧である。
差動増幅器１５を挟んで完全に左右対称な構成と
なつている。従つて、メモリセル１１のgmとダ
ミーセル１７のgmとが一致したところがデータ
の“Ｈ”レベルあるいは“Ｌ”レベルを決定する
ポイントとなる。上記メモリセル１１を流れる電
流をI11とすると、 I11∝Vcc−VTH11 ＝Vcc−（VTH0＋ΔVTH） となる。但し、VTH11はメモリセル（フローテイ
ングゲート型トランジスタ）１１のしきい値電
圧、VTH0は非書き込み状態でのメモリセル１１の
しきい値電圧である。
一方、ダミーセル１７を流れる電流I17は、
I17∝Vc−VTH0
となる。データが切り変わる点は、
11＝I17となつた所であるので、
Vcc−（VTH0＋ΔVTH）＝Vc−VTH0
となる。
このように、ダミーセル１７のゲートに定電位
Vcを与えた状態で電源電圧Vccのレベルを変化
させ、データの“Ｈ”レベルあるいは“Ｌ”レベ
ルが変化した時のVccレベルをモニタすれば、メ
モリセル１１のしきい値電圧VTHのシフト量ΔVTH
を知ることができる。
Vcを与えた状態で電源電圧Vccのレベルを変化
させ、データの“Ｈ”レベルあるいは“Ｌ”レベ
ルが変化した時のVccレベルをモニタすれば、メ
モリセル１１のしきい値電圧VTHのシフト量ΔVTH
を知ることができる。
第７図は、前記第４図に示したセンスアンプ回
路と前記第６図に示した内部テスト回路とを組合
わせ、外部からの制御信号Ａ，によつて一方の
回路を選択するようにしたものである。制御信号
Ａは、通常読み出し時には“Ｈ”レベル（Vccレ
ベル）、内部テスト回路の使用時には“Ｌ”レベ
ルとなる。従つて、通常の読み出し時には、
MOSトランジスタ２１，１８1がオン状態、
MOSトランジスタ１８2がオフ状態となり、ダミ
ーセル１７1から読み出されたデータとメモリセ
ル１１から読み出されたデータとが差動増幅器１
５によつて比較される。この際、負荷１９1，１
９2が動作して中間電位VRが発生される。一方、
内部テスト回路の使用時には、制御信号Ａが
“Ｌ”レベルとなり、MOSトランジスタ１８2が
オン状態、MOSトランジスタ２１，１８1がオフ
状態となる。従つて、ダミーセル１７2から読み
出されたデータとメモリセル１１から読み出され
たデータとが差動増幅器１５によつて比較され
る。この時には、負荷１９2のみが動作するので、
差動増幅器１５の両入力端は同じ負荷となる。
路と前記第６図に示した内部テスト回路とを組合
わせ、外部からの制御信号Ａ，によつて一方の
回路を選択するようにしたものである。制御信号
Ａは、通常読み出し時には“Ｈ”レベル（Vccレ
ベル）、内部テスト回路の使用時には“Ｌ”レベ
ルとなる。従つて、通常の読み出し時には、
MOSトランジスタ２１，１８1がオン状態、
MOSトランジスタ１８2がオフ状態となり、ダミ
ーセル１７1から読み出されたデータとメモリセ
ル１１から読み出されたデータとが差動増幅器１
５によつて比較される。この際、負荷１９1，１
９2が動作して中間電位VRが発生される。一方、
内部テスト回路の使用時には、制御信号Ａが
“Ｌ”レベルとなり、MOSトランジスタ１８2が
オン状態、MOSトランジスタ２１，１８1がオフ
状態となる。従つて、ダミーセル１７2から読み
出されたデータとメモリセル１１から読み出され
たデータとが差動増幅器１５によつて比較され
る。この時には、負荷１９2のみが動作するので、
差動増幅器１５の両入力端は同じ負荷となる。
ところで、EPROMのように、データの書き込
み時にメモリセルに高電位を加えるデバイスで
は、書き込み時に高電位Vppが印加される書き込
み系（Vpp系）のMOSトランジスタと、通常の
Vcc系のMOSトランジスタとで構造を変えてい
る。書き込み系のMOSトランジスタは、チヤネ
ル長を長くしたり、LDD構造にして表面接合耐
圧を上げる等の工夫をし、高電位に耐えるデバイ
ス構造となつている。一方、Vcc系のMOSトラ
ンジスタに印加される電圧はVcc（5V）までであ
り、通常の動作では特に高い電圧が印加されるこ
とがないため、チヤネル長を短くし、動作速度の
点で最も有利なデバイス構造となつている。
み時にメモリセルに高電位を加えるデバイスで
は、書き込み時に高電位Vppが印加される書き込
み系（Vpp系）のMOSトランジスタと、通常の
Vcc系のMOSトランジスタとで構造を変えてい
る。書き込み系のMOSトランジスタは、チヤネ
ル長を長くしたり、LDD構造にして表面接合耐
圧を上げる等の工夫をし、高電位に耐えるデバイ
ス構造となつている。一方、Vcc系のMOSトラ
ンジスタに印加される電圧はVcc（5V）までであ
り、通常の動作では特に高い電圧が印加されるこ
とがないため、チヤネル長を短くし、動作速度の
点で最も有利なデバイス構造となつている。
ところが、近年のデバイスの高集積化に伴つ
て、周辺回路のVcc系MOSトランジスタのシヨ
ートチヤネル効果および接合耐圧の低下が著し
い。このため、微細化が進すにつれてデバイスに
印加が可能な電源電圧Vccのレベルも下がつてい
る。例えば、従来はVcc＝10Vまで印加が可能で
あつたものが、素子の微細化によつてVcc＝8V
までしか印加できなくなつている。前記第６図の
回路においては、前述したように ΔVTH＝Vcc−Vcであるので、印加可能な電源
電圧Vccが低下すると、評価が可能なΔVTHの値
も下がることになる。また、前記第６図の回路で
は定電位発生回路２０の出力電位Vcを使用して
おり、この定電位Vcはチツプの内部で生成する
ので、何ボルトであるかを外部からモニタするこ
とができず、しかもこの定電位VcはMOSトラン
ジスタのしきい値電圧に対する依存性が大きい。
このため、選択されたメモリセルのしきい値電圧
のシフト量ΔVTHの正確な値を外部から知ること
ができない欠点がある。
て、周辺回路のVcc系MOSトランジスタのシヨ
ートチヤネル効果および接合耐圧の低下が著し
い。このため、微細化が進すにつれてデバイスに
印加が可能な電源電圧Vccのレベルも下がつてい
る。例えば、従来はVcc＝10Vまで印加が可能で
あつたものが、素子の微細化によつてVcc＝8V
までしか印加できなくなつている。前記第６図の
回路においては、前述したように ΔVTH＝Vcc−Vcであるので、印加可能な電源
電圧Vccが低下すると、評価が可能なΔVTHの値
も下がることになる。また、前記第６図の回路で
は定電位発生回路２０の出力電位Vcを使用して
おり、この定電位Vcはチツプの内部で生成する
ので、何ボルトであるかを外部からモニタするこ
とができず、しかもこの定電位VcはMOSトラン
ジスタのしきい値電圧に対する依存性が大きい。
このため、選択されたメモリセルのしきい値電圧
のシフト量ΔVTHの正確な値を外部から知ること
ができない欠点がある。
（発明が解決しようとする問題点）
上述した如く、従来の内部テスト回路を備えた
半導体記憶装置では、素子の微細化に伴なう電源
電圧の低下によつて評価が可能なしきい値電圧の
シフト量の値が低下するとともに、このシフト量
の正確な値を外部から知ることができない欠点が
ある。
半導体記憶装置では、素子の微細化に伴なう電源
電圧の低下によつて評価が可能なしきい値電圧の
シフト量の値が低下するとともに、このシフト量
の正確な値を外部から知ることができない欠点が
ある。
従つて、この発明の目的は、メモリセルのしき
い値電圧のシフト量を正確に、しかも充分に大き
な値でまでモニタできる内部テスト回路を備えた
半導体記憶装置を提供することである。
い値電圧のシフト量を正確に、しかも充分に大き
な値でまでモニタできる内部テスト回路を備えた
半導体記憶装置を提供することである。
［発明の構成］
（問題点を解決するための手段とその作用）
この発明では、内部テスト回路の使用時に、選
択されたフローテイングゲート型トランジスタ
（メモリセル）のコントロールゲート、このメモ
リセルを選択するためのトランスフアゲートとし
て働くMOSトランジスタのゲート、およびダミ
ーセルを選択するためのトランスフアゲートとし
て働くMOSトランジスタのゲートをそれぞれ、
高電位Vpp用の端子に接続するようにしている。
そして、この高電位Vpp用の端子に外部から任意
の電圧を与えてテストを行なう。
択されたフローテイングゲート型トランジスタ
（メモリセル）のコントロールゲート、このメモ
リセルを選択するためのトランスフアゲートとし
て働くMOSトランジスタのゲート、およびダミ
ーセルを選択するためのトランスフアゲートとし
て働くMOSトランジスタのゲートをそれぞれ、
高電位Vpp用の端子に接続するようにしている。
そして、この高電位Vpp用の端子に外部から任意
の電圧を与えてテストを行なう。
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。第１図におけるメモリセルとして
のフローテイングゲート型トランジスタ２２のコ
ントロールゲートには、ワード線WLが接続され
る。上記メモリセル２２の一端には接地点Vssが
接続され、他端にはトランスフアゲートとして働
くMOSトランジスタ２３の一端が接続される。
このMOSトランジスタ２３のゲートにはＹ選択
線BLが接続される。上記MOSトランジスタ２３
の他端には負荷２４が接続され、この負荷２４と
MOSトランジスタ２３との接続点にはセンス線
２５を介して差動増幅器２６の一方の入力端が接
続される。この差動増幅器２６の他方の入力端に
は、基準電位発生回路２７の出力端が接続され
る。この基準電位発生回路２７は、上記差動増幅
器２６の他方の入力端に接続される負荷２８，２
９と、制御信号が供給され上記負荷２９を選択
するか否かを決定するためのMOSトランジスタ
３０と、ゲートに電源電圧Vcc（通常読み出し時）
あるいは高電位Vpp（内部テスト回路使用時およ
び書き込み時）が印加されトランスフアゲートと
して働くMOSトランジスタ３１、およびゲート
に電源電圧Vccが印加されダミーセルとして働く
フローテイングゲート型のトランジスタ３２とか
ら構成されている。
して説明する。第１図におけるメモリセルとして
のフローテイングゲート型トランジスタ２２のコ
ントロールゲートには、ワード線WLが接続され
る。上記メモリセル２２の一端には接地点Vssが
接続され、他端にはトランスフアゲートとして働
くMOSトランジスタ２３の一端が接続される。
このMOSトランジスタ２３のゲートにはＹ選択
線BLが接続される。上記MOSトランジスタ２３
の他端には負荷２４が接続され、この負荷２４と
MOSトランジスタ２３との接続点にはセンス線
２５を介して差動増幅器２６の一方の入力端が接
続される。この差動増幅器２６の他方の入力端に
は、基準電位発生回路２７の出力端が接続され
る。この基準電位発生回路２７は、上記差動増幅
器２６の他方の入力端に接続される負荷２８，２
９と、制御信号が供給され上記負荷２９を選択
するか否かを決定するためのMOSトランジスタ
３０と、ゲートに電源電圧Vcc（通常読み出し時）
あるいは高電位Vpp（内部テスト回路使用時およ
び書き込み時）が印加されトランスフアゲートと
して働くMOSトランジスタ３１、およびゲート
に電源電圧Vccが印加されダミーセルとして働く
フローテイングゲート型のトランジスタ３２とか
ら構成されている。
上記のような構成において、Ｙ選択線BLおよ
びワード線WLには、通常の読み出し時にVcc系
の信号、内部テスト回路使用時および書き込み時
にVpp系の信号が供給される。また負荷２４と負
荷２８とは同じ負荷特性を持つている。
びワード線WLには、通常の読み出し時にVcc系
の信号、内部テスト回路使用時および書き込み時
にVpp系の信号が供給される。また負荷２４と負
荷２８とは同じ負荷特性を持つている。
次に、動作を説明する。内部テスト回路の使用
時には、制御信号が“Ｈ”レベルとなり、
MOSトランジスタ３０はオフ状態となる。従つ
て、差動増幅器２６の両入力端に接続された負荷
２４，２８の負荷特性は同じになる。内部テスト
回路の使用時にメモリセル（フローテイングゲー
ト型トランジスタ）２２を流れる電流I22は、 I22∝Vpp−VTH22 ＝Vpp−（VTH0＋ΔVTH） となる。但し、VTH22は、メモリセルとしてのト
ランジスタ２２のしきい値電圧である。
時には、制御信号が“Ｈ”レベルとなり、
MOSトランジスタ３０はオフ状態となる。従つ
て、差動増幅器２６の両入力端に接続された負荷
２４，２８の負荷特性は同じになる。内部テスト
回路の使用時にメモリセル（フローテイングゲー
ト型トランジスタ）２２を流れる電流I22は、 I22∝Vpp−VTH22 ＝Vpp−（VTH0＋ΔVTH） となる。但し、VTH22は、メモリセルとしてのト
ランジスタ２２のしきい値電圧である。
一方、ダミーセル３２を流れる電流I32は、I32
∝VccVTH32 ＝Vcc−VTH0 となる。上述したように、差動増幅器２６を挟ん
でセンス線２５の電位と基準電位VRは I22＝I32の時に一致する。この時、 Vpp−（VTH0＋ΔVTH）＝Vcc−VTH0 Vpp−Vcc＝ΔVTH となる。従つて、高電位Vpp入力端子に印加する
電位を徐々に上げて行き、データが書き込み状態
から非書き込み状態に変化した時のVppを読み取
れば、シフト量（書き込み量）ΔVTHを正確に知
ることができる。
∝VccVTH32 ＝Vcc−VTH0 となる。上述したように、差動増幅器２６を挟ん
でセンス線２５の電位と基準電位VRは I22＝I32の時に一致する。この時、 Vpp−（VTH0＋ΔVTH）＝Vcc−VTH0 Vpp−Vcc＝ΔVTH となる。従つて、高電位Vpp入力端子に印加する
電位を徐々に上げて行き、データが書き込み状態
から非書き込み状態に変化した時のVppを読み取
れば、シフト量（書き込み量）ΔVTHを正確に知
ることができる。
第２図ａ，ｂは、上記第１図の回路におけるメ
モリセル２２、およびMOSトランジスタ２３，
３１に電源電圧Vccと高電位Vppとを選択的に与
えるための回路の構成例を示している。ａ図は、
電源電圧Vccと高電圧Vppとを選択するための回
路で、書き込み（プログラム）モードのときに
“Ｌ”レベルとなる制御信号、および内部テ
スト回路の使用時に“Ｌ”レベルとなる制御信号
Ａはそれぞれ、アンドゲート３３に供給される。
このアンドゲート３３の出力は、Vcc系の入力信
号をVpp系の反転信号に変換して出力するインバ
ータ回路３４に供給される。このインバータ回路
３４の出力は、一端に高電位Vppが印加される
MOSトランジスタ３５のゲートに供給される。
また、上記アンドゲート３３の出力は、一端に電
源電圧Vccが印加されるMOSトランジスタ３６
のゲートに供給される。そして、上記MOSトラ
ンジスタ３５と３６との他端側接続点から上記制
御信号と制御信号Ａとに応じた電源電圧
Vccあるいは高電位Vppを得る。この選択出力
は、ｂ図に示すローデコーダ（カラムデコーダ）
の端子３７，３８に供給される。このローデコー
ダは、アドレス信号Addが供給されるナンドゲー
ト３９と、このナンドゲート３９の出力が一端に
供給され電源電圧Vccで導通設定されるMOSト
ランジスタ４０と、このMOSトランジスタ４０
の他端と上記端子３７間に接続されたデイプレツ
シヨン型のMOSトランジスタ４１と、上記端子
３８と接地点Vss間に直列接続されたMOSトラ
ンジスタ４２，４３から成り入力端が上記MOS
トランジスタ４０の他端に接続されるCMOSイ
ンバータ４４とから構成される。そして、上記
CMOSインバータ４４の出力がワード線WLに供
給される。
モリセル２２、およびMOSトランジスタ２３，
３１に電源電圧Vccと高電位Vppとを選択的に与
えるための回路の構成例を示している。ａ図は、
電源電圧Vccと高電圧Vppとを選択するための回
路で、書き込み（プログラム）モードのときに
“Ｌ”レベルとなる制御信号、および内部テ
スト回路の使用時に“Ｌ”レベルとなる制御信号
Ａはそれぞれ、アンドゲート３３に供給される。
このアンドゲート３３の出力は、Vcc系の入力信
号をVpp系の反転信号に変換して出力するインバ
ータ回路３４に供給される。このインバータ回路
３４の出力は、一端に高電位Vppが印加される
MOSトランジスタ３５のゲートに供給される。
また、上記アンドゲート３３の出力は、一端に電
源電圧Vccが印加されるMOSトランジスタ３６
のゲートに供給される。そして、上記MOSトラ
ンジスタ３５と３６との他端側接続点から上記制
御信号と制御信号Ａとに応じた電源電圧
Vccあるいは高電位Vppを得る。この選択出力
は、ｂ図に示すローデコーダ（カラムデコーダ）
の端子３７，３８に供給される。このローデコー
ダは、アドレス信号Addが供給されるナンドゲー
ト３９と、このナンドゲート３９の出力が一端に
供給され電源電圧Vccで導通設定されるMOSト
ランジスタ４０と、このMOSトランジスタ４０
の他端と上記端子３７間に接続されたデイプレツ
シヨン型のMOSトランジスタ４１と、上記端子
３８と接地点Vss間に直列接続されたMOSトラ
ンジスタ４２，４３から成り入力端が上記MOS
トランジスタ４０の他端に接続されるCMOSイ
ンバータ４４とから構成される。そして、上記
CMOSインバータ４４の出力がワード線WLに供
給される。
このような構成によれば、書き込み時には、ワ
ード線WLおよびＹ選択線BLに高電位Vppを印
加し、読み出し時には電源電圧Vccを印加し、内
部テスト回路の使用時にはメモリセル２２および
MOSトランジスタ２３，３１のゲートを高電位
Vpp端子に接続できる。この時、高電位Vpp端子
に外部から徐々に上昇する電位を与え、データが
書き込み状態から非書き込み状態に変化した時の
Vppを読み取れば、シフト量（書き込み量）
ΔVTHを正確に知ることができる。しかも、ワー
ド線およびＹ選択線BLには書き込み時に高電位
Vppが印加されるため、ローデコーダおよびカラ
ムデコーダを構成するMOSトランジスタは高電
位に耐えるデバイス構成となつているので、内部
テスト回路の使用時にも高電位を印加することが
可能であり、評価が可能なシフト量ΔVTHの値も
大幅に向上できる。
ード線WLおよびＹ選択線BLに高電位Vppを印
加し、読み出し時には電源電圧Vccを印加し、内
部テスト回路の使用時にはメモリセル２２および
MOSトランジスタ２３，３１のゲートを高電位
Vpp端子に接続できる。この時、高電位Vpp端子
に外部から徐々に上昇する電位を与え、データが
書き込み状態から非書き込み状態に変化した時の
Vppを読み取れば、シフト量（書き込み量）
ΔVTHを正確に知ることができる。しかも、ワー
ド線およびＹ選択線BLには書き込み時に高電位
Vppが印加されるため、ローデコーダおよびカラ
ムデコーダを構成するMOSトランジスタは高電
位に耐えるデバイス構成となつているので、内部
テスト回路の使用時にも高電位を印加することが
可能であり、評価が可能なシフト量ΔVTHの値も
大幅に向上できる。
なお、上記第２図ｂに示したローデコーダ（カ
ラムデコーダ）においては、デイプレツシヨン型
のMOSトランジスタ４１を用いたが、第３図に
示すように端子３７とMOSトランジスタ４０の
他端間にエンハンスメント型のMOSトランジス
タ４５を接続し、このMOSトランジスタ４５を
CMOSインバータ４４の出力で導通制御しても
良い。
ラムデコーダ）においては、デイプレツシヨン型
のMOSトランジスタ４１を用いたが、第３図に
示すように端子３７とMOSトランジスタ４０の
他端間にエンハンスメント型のMOSトランジス
タ４５を接続し、このMOSトランジスタ４５を
CMOSインバータ４４の出力で導通制御しても
良い。
［発明の効果］
以上説明したようにこの発明によれば、メモリ
セルのしきい値電圧のシフト量を正確に、しかも
充分に大きな値でまでモニタできる内部テスト回
路を備えた半導体記憶装置が得られる。
セルのしきい値電圧のシフト量を正確に、しかも
充分に大きな値でまでモニタできる内部テスト回
路を備えた半導体記憶装置が得られる。
第１図はこの発明の一実施例に係わる半導体記
憶装置について説明するための図、第２図は上記
第１図の回路に電源電圧と高電位を選択的に与え
るための回路の構成例を示す図、第３図は上記第
２図の回路の他の構成例を説明するための図、第
４図ないし第７図はそれぞれ従来の半導体記憶装
置について説明するための図である。 ２２，３２……第１，第２のフローテイングゲ
ート型トランジスタ（２２：メモリセル，３２：
ダミーセル）、２３，３１……第１，第２のMOS
トランジスタ（トランスフアゲート）、２４……
第１の負荷、２８，２９……第２の負荷、２６…
…差動増幅器、WL……ワード線、BL……Ｙ選
択線、Vcc……第１の電源、Vpp……第２の電
源。
憶装置について説明するための図、第２図は上記
第１図の回路に電源電圧と高電位を選択的に与え
るための回路の構成例を示す図、第３図は上記第
２図の回路の他の構成例を説明するための図、第
４図ないし第７図はそれぞれ従来の半導体記憶装
置について説明するための図である。 ２２，３２……第１，第２のフローテイングゲ
ート型トランジスタ（２２：メモリセル，３２：
ダミーセル）、２３，３１……第１，第２のMOS
トランジスタ（トランスフアゲート）、２４……
第１の負荷、２８，２９……第２の負荷、２６…
…差動増幅器、WL……ワード線、BL……Ｙ選
択線、Vcc……第１の電源、Vpp……第２の電
源。
Claims (1)
- 【特許請求の範囲】 １ コントロールゲートがワード線に接続されメ
モリセルとして働く第１のフローテイング型トラ
ンジスタと、ゲートがＹ選択線に接続され上記第
１フローテイングゲート型トランジスタを選択す
るためのトランスフアゲートとして働く第１の
MOSトランジスタと、この第1MOSトランジス
タに接続される第１の負荷と、コントロールゲー
トが第１の電源端子に接続されダミーセルとして
働く第２のフローテイング型トランジスタと、ゲ
ートが上記第１電源端子あるいは高電位の第２電
源端子に選択的に接続され上記第２フローテイン
グゲート型トランジスタを選択するためのトラン
スフアゲートとして働く第２のMOSトランジス
タと、この第2MOSトランジスタに接続される第
２の負荷と、上記第１負荷と上記第1MOSトラン
ジスタとの接続点に一方の入力端が接続され、上
記第２負荷と上記第2MOSトランジスタとの接続
点に他方の入力端が接続される差動増幅器とを具
備し、データの読み出し時には上記ワード線およ
びＹ選択線に上記第１電源端子の電位に対応する
信号を供給するとともに上記第2MOSトランジス
タのゲートを上記第１電源端子に接続し、データ
の書き込み時に上記ワード線およびＹ選択線に上
記第２電源端子の電位に対応する信号を供給する
とともに上記第2MOSトランジスタのゲートを上
記第２電源端子に接続し、テスト時に上記ワード
線、Ｙ選択線および第2MOSトランジスタのゲー
トを上記第２電源端子に接続してこの第２電源端
子に外部から電圧を印加することにより上記第１
フローテイングゲート型トランジスタのしきい値
電圧の変化量をモニタすることを特徴とする半導
体記憶装置。 ２ 前記第２の負荷は、データの読み出し時には
前記差動増幅器の他方の入力端の電位が一方の入
力端の電位の1/2となり、テスト時には同じとな
るように構成されていることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。 ３ 前記第１のフローテイングゲート型トランジ
スタと前記第２のフローテイングゲート型トラン
ジスタとは同じサイズであり、且つ前記第1MOS
トランジスタと前記第2MOSトランジスタとは同
じサイズであることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073002A JPS62231500A (ja) | 1986-03-31 | 1986-03-31 | 半導体記憶装置 |
| DE8787104661T DE3767022D1 (de) | 1986-03-31 | 1987-03-30 | Leseverstaerker fuer eine halbleiter-speicheranordnung. |
| EP87104661A EP0244628B1 (en) | 1986-03-31 | 1987-03-30 | Sense amplifier for a semiconductor memory device |
| KR1019870003023A KR910001185B1 (ko) | 1986-03-21 | 1987-03-31 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073002A JPS62231500A (ja) | 1986-03-31 | 1986-03-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62231500A JPS62231500A (ja) | 1987-10-12 |
| JPH0444360B2 true JPH0444360B2 (ja) | 1992-07-21 |
Family
ID=13505714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61073002A Granted JPS62231500A (ja) | 1986-03-21 | 1986-03-31 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0244628B1 (ja) |
| JP (1) | JPS62231500A (ja) |
| KR (1) | KR910001185B1 (ja) |
| DE (1) | DE3767022D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758600B2 (ja) * | 1986-05-23 | 1995-06-21 | 日本電気株式会社 | 半導体装置 |
| JPH0770235B2 (ja) * | 1988-06-24 | 1995-07-31 | 株式会社東芝 | 不揮発性メモリ回路装置 |
| DE68926124T2 (de) * | 1988-06-24 | 1996-09-19 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung |
| US4851720A (en) * | 1988-09-02 | 1989-07-25 | Cypress Semiconductor Corporation | Low power sense amplifier for programmable logic device |
| JPH0814994B2 (ja) * | 1989-01-13 | 1996-02-14 | 株式会社東芝 | 半導体記憶装置 |
| JP2558904B2 (ja) * | 1990-01-19 | 1996-11-27 | 株式会社東芝 | 半導体集積回路 |
| KR0142368B1 (ko) * | 1994-09-09 | 1998-07-15 | 김광호 | 불휘발성 반도체 메모리장치의 자동프로그램 회로 |
| EP0782250B1 (en) * | 1995-12-29 | 2001-05-30 | STMicroelectronics S.r.l. | Offset compensating method and circuit for MOS differential stages |
| DE69721724T2 (de) * | 1997-02-28 | 2004-03-25 | Stmicroelectronics S.R.L., Agrate Brianza | Spannungspegelumsetzungsverfahren, insbesondere für nichtflüchtigen Speicher |
| CN103983955B (zh) * | 2014-05-15 | 2017-05-17 | 中国电子科技集团公司第四十一研究所 | 一种收发组件测试中电源监控方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3993917A (en) * | 1975-05-29 | 1976-11-23 | International Business Machines Corporation | Parameter independent FET sense amplifier |
| US4158241A (en) * | 1978-06-15 | 1979-06-12 | Fujitsu Limited | Semiconductor memory device with a plurality of memory cells and a sense amplifier circuit thereof |
| JPS5824874B2 (ja) * | 1979-02-07 | 1983-05-24 | 富士通株式会社 | センス回路 |
| US4435788A (en) * | 1981-01-30 | 1984-03-06 | Texas Instruments Incorporated | Nonvolatile semiconductor memory device |
| JPS57198594A (en) * | 1981-06-01 | 1982-12-06 | Hitachi Ltd | Semiconductor storage device |
| US4421996A (en) * | 1981-10-09 | 1983-12-20 | Advanced Micro Devices, Inc. | Sense amplification scheme for random access memory |
| DE3482724D1 (de) * | 1983-04-07 | 1990-08-23 | Toshiba Kawasaki Kk | Festwertspeicher. |
| US4551641A (en) * | 1983-11-23 | 1985-11-05 | Motorola, Inc. | Sense amplifier |
-
1986
- 1986-03-31 JP JP61073002A patent/JPS62231500A/ja active Granted
-
1987
- 1987-03-30 DE DE8787104661T patent/DE3767022D1/de not_active Expired - Lifetime
- 1987-03-30 EP EP87104661A patent/EP0244628B1/en not_active Expired - Lifetime
- 1987-03-31 KR KR1019870003023A patent/KR910001185B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0244628A1 (en) | 1987-11-11 |
| KR910001185B1 (ko) | 1991-02-25 |
| EP0244628B1 (en) | 1990-12-27 |
| KR870009398A (ko) | 1987-10-26 |
| JPS62231500A (ja) | 1987-10-12 |
| DE3767022D1 (de) | 1991-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |