JPH01114965A - プロセッサアレイヘのコマンド転送方式及び回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、プロセッサアレイへのコマンド転送方式及び
回路、特に動画信号等のディジタル信号プロセッサアレ
イへのプロセッサコマンド転送方式及び回路に関する。

（従来の技術） 動画信号を実時間処理する場合の様に、大量のデータ罠
対して高速な演算処理を施すためには、多数の演算回路
を直列ないしは並列に配置して実時間処理に必要な演算
能力を得ることが考えられる。

このような処理を実現するためのプロセッサとして、動
画信号に対する実時間処理を目的としたプロセッサアー
キテクチャが昭和５９年度電子通信学会通信部門全国大
会予稿集第２巻５項に掲載されている。

掲載内容によればプロセッサは、入力バス、出力バスに
並列接続された複数の単位プロセッサから成り、各単位
プロセッサが出力画面内の予め定められた部分領域を担
当処理することにより、実時間処理を実現するものであ
る。各単位プロセッサは、入力信号の同期信号を基準と
して、単位プロセッサ間で重複を許し九動画信号の入力
、演算処理、処理結果の出力を予め定められたタイミン
グで行う。このため、各単位プロセッサは、プロセッサ
間通信せずに、互に独立した動作を可能としている。

ところが、このように単位プロセッサを並列接続したプ
ロセッサでは、重複して取り込んだ領域に対し幾つかの
独立した処理を順次施すと、処理のオーバーヘッドが生
ずる場合がある。これは。

他のプロセッサの演算結果を参照できないため。

複数の単位プロセッサ内で１重複した領域に同じ処理を
施すことによる。

このようなオーバーヘッドは、プロセッサを多段に接続
して、パイプライン処理を導入することによって回避で
きる。そこで、プロセッサ間で入力バス、出力バスの接
続を切換えることができるようにし、応用に応じた最適
な多段構成を取れるようにしたマルチプロセッサアーキ
テクチャが昭和６１年度電子通信学会通信部門全国大会
予稿集第１巻２０８項に提案されている。

（発明が解決しようとする問題点） ところが、複数のプロセッサを接続して実時間処理を行
うプレイプロセッサに、外部のホスト計算機から各プロ
セッサへ制御パラメータ等のコマンドを転送する場合に
は、以下に述べるような問題を解決する必要がある。

まず、ホスト計算機は、通常汎用のプロセッサを用いる
ことが多いが、アレイプロセッサ側は、演算回路の性能
を最大限に引き出すためにホストとは独立した、より高
速なりロックで動作している。従って、アレイプロセッ
サの動作中に動作内容の変更のため（、多数のプロセッ
サ各々にコマンド転送するのは、ホスト計算機の転送能
力の制約から困難な場合が多い。

更に、前記の様に多段処理を行うアレイプロセッサにお
いては、全てのプロセッサが同じ入力を並列に処理して
いる場合とは異なり、各プロセッサは、各段における処
理に要する処理遅延だけずれたタイミングで動作してい
る。従って、ホスト計算機から、−度のコマンド転送で
、各処理段における処理内容を同時に変更すると、プロ
セッサ間の同期ずれが生ずる。

例えば、動画信号に各プロセッサがフレームを間引きな
がら処理する場合を考える。このとき、多段処理をして
ｂる複数のプロセッサに対し実時間動作しながら間引き
率の変更を行うと、パイプライ／処理の各段（おいて処
理対象とするフレームが異なってしまう可能性がある。

特に、前述したようなプロセッサ間での通信を行わず、
各々のプロセッサが入力信号の同期信号だけを基に動作
しているプレイプロセッサでは、１度この様な同期ずれ
が生ずると、プロセッサ間で再度同期合せを行なうこと
はできない。

従って、本発明の目的は、実時間動作をするプロセッサ
を複数台直列に接続して、パイプライン処理を行ってい
るプロセッサアレイに、前記同期信号とは非同期に動作
するホストプロセッサから制御コマンドを転送、する方
式であって、しかも、各パイプライン段の処理遅延に起
因するプロセッサ間同期ずれのないコマンド転送方式を
示すと同時に、それを実現する回路構成を提供するとと
である。

（問題点を解決するための手段） 第１の本発明は、同期信号の周期内に入力信号を取込み
、処理し、処理結果を出力するプロセッサを複数台直列
に接続し、パイプライン処理を実現するプロセッサアレ
イの各プロセッサにホスト計算機から制御コマンドを転
送する方式でありて、転送すべき制御コマンドは、前記
ホスト計算機から前記複数のプロセッサ各々に対応する
記憶手段に格納した後、前記記憶手段から各々のプロセ
ッサへは、プレイプロセッサの入力側からプロセッサの
接続順序に従って転送を開始することを特徴とする。

ｆａ２の本発明は、同期信号の周期内に入力信号を取込
み、処理し、処理結果を出力するプロセッサを複数台直
列に接続し、パイプライン処理を実現するプロセッサア
レイに、ホスト計算機からの制御コマンドを転送するた
めに各プロセッサ毎に設けられるインターフェース回路
であって、外部より供給される入力同期信号を、対応す
るプロセッサでの処理遅延量だけ遅らせて外部に出力す
る遅延回路と、ホスト計算機から転送されるコマンド？
格納するパックアメモリと、前記ホスト計算機からの指
示（基づき、前記入力同期信号（同期して前記バッファ
メモリから対応するプロセッサ゛へのコマンド送出開始
を指示するとともにコマンド送出開始を知らせる制御信
号を生成し外部に出力する制御部とから成ることを特徴
とする。

第３の本発明は、同期信号の周期内に入力信号を取込み
、処理し、処理結果を出力するプロセッサを複数台直列
に接続し、パイプライン処理を実現するプロセッサアレ
イに、ホスト計算機から制御コマンドを転送するために
各プロセッサに設ケられるインターフェース回路であっ
て、入力同期信号を、対応するプロセッサでの処理遅延
量だけ遅らせて外部に出力する嬉１の遅延回路と、前記
ホスト計算機から転送されるコマンドを格納するバッフ
ァメモリと、前記ホスト計算機からの制御により、前記
バッフ１メモリから対応するプロセッサへのコマンド送
出開始を、外部から供給される入力制御信号に同期して
指示する制御部と、前記制御部が生成したコマンド送出
開始信号を、前記ホスト計算機が指定する値だけ遅延さ
せて外部に出力する第２の遅延回路とから成ることを特
徴とする。

（作用） 本発明によるコマンド転送方式では、アレイプロセッサ
側の動作クロックと、ホスト計算機側のコマンド転送速
度の違いを吸収するために、各プロセッサ毎にコマンド
バッファを設ける。このため、ホスト計算機は転送先の
プロセッサの動作速度、動作状態に拘らず制御コマンド
を発生できる。

このようにして−旦バッファに書込んでしまえば。

各プロセッサへの転送は、プロセッサ側の動作りａツク
に同期して各バッファから独立して行なえる。

各プロセッサが、従来技術の項で述べたような複数の単
位プロセッサから構成されている場合も、１つのコマン
ドバッファに対応する単位プロセッサ数がコマンドバッ
ファからの転送能力に見合りた数であれば、限られた時
間内に１つのコマンドバッファから複数の単位プロセッ
サへコマンド転送できる。

次に、本発明によるコマンド転送方式では、従来技術の
問題点として指摘した同期ずれを排除するために、多段
処理の各段における処理遅延に応じて、コマンドバッフ
ァから各々対応するプロセッサへ転送する時刻を遅らせ
る方式を採用する。

このとき、プロセッサの直列接続による多段処理では、
必ず、接続の入力側から出力側に向けて処理遅延が蓄積
されていくので、処理遅延に合せてａＲのプロセッサへ
のコマンド転送を遅らせることによって同期ずれを無く
すことができる。

このようなコマンド転送を実現するために、本発明によ
るコマンド転送回路では、ホスト計算機からの制御によ
り、ホスト計算機から書き込み可能な状態と、対応する
プロセッサへの転送待ちの状態、プロセッサへの転送状
態の３つの状態を持つ。

第１の状態、即ち、ホスト計算機から書き込み可能な状
態では、ホスト計算機は、常にそのコマノドバッファ内
にコマンドを書き込み、蓄えることができる。第２の状
態、即ち、転送待ち状態にあるときは、前段のコマンド
転送回路から送出可能であることを知らせる制御信号を
受取るまで待っている。転送待ちの状態で、前段のコマ
ンド転送回路から送出可能であることを知らせる制御信
号を受取ると、第３の状態、即ち、入力同期信号に同期
して対応するプロセッサにコマンドを送出する状態に移
行する。入力同期信号に同期したコマンド送出が開始さ
れると、次段のコマンド転送回路に送出可能であること
を知らせる制御信号を発生する。

このようにして、ホスト計算機からの転送すべきコマン
ドを各コマンドバッファに蓄えた後に、転送可能な状態
に設定することによって、次に入力される同期信号に同
期し、しかも、入力側からの転送順を保ったコマンド転
送を実現している。

（実施例） 第１図は、第１の本発明の一実施例を示すブロック図で
ある。

図において、１はホスト計算機、２．　３．　４はプロ
セッサ、５．６．　７はプロセッサ３．４．５に各々対
応して設けられたコマンド転送回路は、８はデータ入力
端子、９はデータ出力端子、２２は同期信号入力端子、
２１は制御信号発生器である。

プロセッサ２．３．４は、予め幾つかのプログラムを内
蔵しておりホスト計算機１からコマンド転送回路５，６
．７を介して送られるコマンドに基づいて処理内容の選
択や処理パラメータの変更が行われる。

プロセッサ２は、データ入力端子８に供給される入力信
号を同期信号入力端子２２から供給される同期信号に基
づいて取り込み、処理する。プロセッサ２の処理結果は
そのままプロセッサ３へのデータ入力となる。一方、コ
マンド転送回路５は、同期信号入力端子２２から入力さ
れた同期信号をプロセッサ２による処理遅延だけ遅らせ
られて次段のコマンド転送回路６とプロセッサＬＫ供給
する。従って、プロセラｆ３は、プロセラｔ２での処理
遅延にかかわらず、コマンド転送回路５から供給される
同期信号に基づいてプロセッサ２の処理結果を取り込み
、処理することができる。同様にプロセッサ４も、コマ
ンド転送回路６で遅延された同期信号に基づいてプロセ
ッサ３の処理結果を取り込み、処理することができる６
以上のように、パイプライン処理の各段でうける処理遅
延に合せて同期信号を遅らせて次段にうけ渡すことによ
って直列接続されたプロセッサでパイプライン処理を実
現している。

ホスト計算機１は、パスを介してコマンド転送回路５．
　６．　７内のコマ／ドパソファに転送すべきコマンド
を書込む。この時、コマンド転送回路５、　６．　７は
、ホスト計算機１からの書込みモードとなっており、コ
マンド転送回路５，６．７から対応するプロセッサ２．
　３．４へのコマンド転送は行なっていない。このよう
にしてコマンド転送回路５，６．７内に転送すべきコマ
ンドを全て蓄えた後に、ホスト計算機１は、バスを介し
てコマ／ド転送回路５，６．７を転送待ち状態だする。

その後、ホスト計算機１が、制御信号発生器２１に制御
信号の発生を指示することによって制御信号発生器２１
からコマンド転送回路５にコマンド送出可能であること
を知らせる制御信号を発する。

コマンド転送回路５は、すでにホスト計算機１１Ｃより
転送待ち状態になっており、かつ、制御信号発生器２１
からコマンド送出可能であること分知らされることによ
り、入力同期信号端子２２に供給される同期信号に同期
してプロセッサ２へのコマンド転送を開始する。コマン
ド転送回路５は、コマンド転送を開始すると同時に、コ
マンド転送回路６にコマンド送出可能であることを知ら
せる制御信号を発する。

コマンド転送回路６は、すでにホスト計算機１により転
送待ち状態になっており、かつ、コマンド転送回路５か
らコマンド送出可能でおることを知らされることにより
、コマンド転送回路５でプロセッサ２による処理遅延だ
け遅延した同期信号に同期してプロセッサ３へのコマン
ド転送を開始する。従って、プロセッサ２にコマンドが
転送されるのと同じ同期信号でプロセッサ３ヘコマンド
が転送される。コマンド転送回路６は、コマンド転送回
路５と同様に、コマンド転送を開始すると同時に、次段
のコマンド転送回路７にコマンド送出可能であることを
知らせる制御信号を発する。

コマンド転送回路７も、コマンド転送回路６と同様に、
前段のコマンド転送回路が発するコマンド送出可能であ
ることを知らせる制御信号と同期信号によりプロセッサ
４へのコマンド転送を開始する。

以上のような方式により、直列に接続されたコマンド転
送回路５，６．７間で、コマンド送出可能であることを
知らせる制御信号と同期信号を信号の流れに沿ってうけ
渡すことにより多段に接続されたプロセッサ間でプロセ
ッサの処理遅延にともなう同期ずれの無いコマンド転送
方式が可能となる。

第２図は、第２の本発明によるコマンド転送回路の一実
施例である。

図中、１４はバッファメモリ、１５は同期信号出力端子
１０に供給される同期信号を遅延させ。

同期信号出力端子１１に出力する遅延回路、１６は制御
部で、その詳細は第４図に示されている。

また１本コマンド転送回路は、端子１９を介してホスト
計算機と接続され、端子２０を介して対応するプロセッ
サにコマンドが送出される。１２は制御信号入力端子、
１３は制御信号出力端子である。

バッファメモリ１４は、端子１９を介してホスト計算機
１からコマンドを書込まれ、制御部１６からの制御信号
くより、蓄えられたコマンドを端子２０に順次出力する
先入先出記憶回路である。

コマンド出力は、制御部１６からの制御信号の立上がり
によって開始され、蓄えられたコマンドが全てプロセッ
サに転送し終わるまで順次読み出される。このとき、読
み出しはプロセッサ側のクロックで行われる。

遅延回路１５は、端子１９を介してホスト計算機１から
設定される値だけ同期信号入力端子１０に供給される同
期信号を遅らせて同期信号出力端子１１に出力する。遅
延回路１５によりコマンド転送回路に対応するプロセッ
サによる処理遅延量と同じだけ同期信号を遅らせ、次段
のコマンド転送回路に送ることができる。

制御部１６は、第４図に示すように、１ビツトのレジス
タ３０．ゲート３１およびＤタイプ２リップ７０ツブ３
２から構成される。

ホスト計算機１は、端子１９を介してレジスタ３０に値
″Ｏｎを書込むことにより、７リツグ７０ツブ３２のリ
セット端子ＲにＯ”を供給して７リツプフロツプ３２を
＠θ″に初期化する。この状態が、第１の状態、即ち、
ホスト計算機１からバッファメモリ１４に書き込み可能
な状態に対応する。

次に、ホスト計算機１が、全てのコマンド転送回路に転
送すべきコマンドを格納し終わると、レジスタ３０の内
容を１１”として、第２の状態、即ち、前段のコマンド
転送回路からコマンド送出可能であることを知らせる制
御信号待ちの状態とする。ここでは、制御信号入力端子
１２に入力される値が１”である時にコマンド送出可能
となる。

この状態で、同期信号が０”から“１”にたち上がると
、Ｄタイプクリップ７０ツブ３２は、ゲート３１の値、
即ち、レジスタ３０と入力端子１２の論理積１１”を取
り込むので、′ｍＯ”から′″１”に変化する。これは
、第３の状態、即ち、同期信号入力端子１０に供給され
る同期信号に同期して対応するプロセッサにコマンドを
送出する状態に対応する。Ｄタイプクリップフロップ３
２が、′″０”から′″１”に変化することによって。

出力端子３３を介して第２図のバッファメモリ１４にコ
マンド送出の開始が指示される。同時Ｋ。

制御信号出力端子１３も＠１”となるので１次段に接続
されたコマンド転送回路にコマンド送出可能であること
を知らせる制御信号を発したことになる。

本コマンド転送回路が、第１図に示したアレイプロセッ
サに用いられた場合には、第１図の制御信号発生器２１
は、同期信号くかかわらず、常に′″ｌ”を出力してい
れば良い。

第３図は、第３の本発明によるコマンド転送回路の一実
施例である。

図中、１４はバッファメモリ、１５は同期信号入力端子
１０に供給される同期信号を遅延させ、同期信号出力端
子１１に出力する第１の遅延回路、１７は制御部で、そ
の詳細は第５図に示されている。１８は制御部１７が発
生する制御信号を遅延させる第２の遅延回路である。ま
た１本コマンド転送回路は、端子１９を介して、ホスト
計算機と接続され、端子２０を介して、対応するプロセ
ッサにコマンドが送出される。１２は制御信号入力端子
、１３は、制御信号出力端子である。

バッファメモリ１４は、端子１９を介してホスト計算機
ｌからコマンドを書込まれ、制御部１６からの制御信号
により蓄えられたコマンドを端子２０に順次出力する先
入先出記憶回路である。コマンド出力は、制御部１７か
らの制御信号の立上がりによって開始され、蓄えられた
コマンドが全てプロセッサに転送し終わるまで順次読み
出される。このとき、読み出しけも”プロセッサ側のク
ロックで行われる。

遅延回路１５は、端子１９を介してホスト計算機１から
設定される値だけ同期信号入力端子１０に供給される同
期信号を遅らせて同期信号出力端子１１に出力する。遅
延回路１５によりコマンド転送回路に対応するプロセッ
サによる処理遅延量と同じたけ同期信号を遅らせ１次段
のコマンド転送回路に送ることができる。

制御部１７は、第５図に示すように、１ビツトのレジス
タ４０と、Ｄタイプフリップフロップ４２から構成され
る。ホスト計算機１社、端子１９ｆ：介してレジスタ４
０に値＠０”を書込むこと九より、リセット端子ＲＫ″
０”を供給し、Ｄタイプクリップ７０ツブ４２を０に初
期化する。

この状態が、第１の状態、即ち、ホスト計算機１からバ
ッファメモリ１４に書き込み可能な状態ｒＣ対応する。

次に、ホスト計算機１が、全てのコマンド転送回路に転
送すべきコマンドを格納し終わると、レジスタ４０の内
容を′″１″として、第２の状態、即ち、前段のコマン
ド転送回路からコマンド送出可能であることを知らせる
制御信号待ちの状態とする。この状態で、制御信号入力
端子１２に供給される制御信号が′θ″から＠１”にた
ち上がると、Ｄタイプクリップ７０ツブ４２は、レジス
タ４０の値を取り込むので、＠Ｏ”から１１”に変化す
る。これにより、第２図のバッファメモリ１４にコマン
ド送出の開始が指示されたことになる。同時に、制御信
号出力端子１３を介して第３図の遅延回路１８にＤタイ
プクリップ７０ツブ４２の値を出力する。

遅延回路１８は、予めホスト計算機１により、対応する
プロセッサによる処理遅延量と同じだけ同期信号を遅ら
せるように設定されているため、第３図の制御信号出力
端子１３は、第５図の出力端子４４が′ｍＯ″から′″
１”Ｋ変化してから対応するプロセッサによる処理遅延
量だけ遅れて′″０″′から＠１”に変化する。このよ
うにして、次段に接続されたコマンド転送回路にコマン
ド送出可能であることを知らせる制御信号・を発する。

本コマンド転送回路が、第１図に示したアレイプロセッ
サに用いられた場合には、第１図の制御信号発生器２１
は、第５図の遅延回路１５．１８と同じ遅延回路を用い
れば曳い、制御信号発生器２１は、ホスト計算機１によ
り、予め遅延量が設定される。従って、制御信号発生器
２１の遅延量設定により、入力信号の１周期内で、入力
信号の同期信号と１コマンド転送開始するタイミングを
入力信号の１周期内で任意に設定できる。

（発明の効果） 以上のように、本発明によれば、各パイプライン段の処
理遅ｉＫ起因するプロセッサ間の同期ずれのない、ホス
ト計算機からパイプライン処理を行りているプロセッサ
アレイへのフマ／ド転送カ可能となる。

また、プロセッサが、システム内の誤動作による同期ず
れを生じた場合も、ホスト計算機からのコマンド転送に
より回復することが可能となる。

更に、本発明によるコマンド転送方式は、隣接するプロ
セッサ間での制御信号の受は渡しで実現されるため、プ
ロセッサ数に依存しない拡張性の高いマルチプロセッサ
システムを提供できる。

【図面の簡単な説明】

第１図拡第１の本発明、第２図は第２の本発明第３図は
第３の本発明それぞれの一実施例を示す図、また第４図
は第２図の要部詳細、第５図は第３図の要部詳細を示す
図である。 １・・・・・・ホスト計算機、２，３．４・・・・・・
プロセッサ、　５．６．７・・・・・・コマンド転送回
路、８・・・・・・データ入力端子、９・・・・・・デ
ータ出力端子、１４・・・・・・バッファメモ１ハ　１
５，１８　　・・・・・・遅延回路、１６゜１７・・・
・・・制御部、１０．２２　　・・・・・・同期信号入
力端子、１１・・・・・・同期信号出力端子、１２・・
・・・・制御信号入力端子、１３・・・・・・制御信号
出力端子、２１・・・・・・制御信号発生器、３０．４
０　　・・・・・・レジスタ、３１・・・・・・ゲート
、　　３２．４２　　・・・・・・Ｄタイプフリッグ７
０ツブ。 代理人　弁理士　　内　原　　　音 茅　　１　　凹 茅　２　凹 茅　３ｖｉ！Ｊ 第　４　直

Claims (3)

【特許請求の範囲】
1. （１）同期信号の周期内に入力信号を取込み、処理し、
   処理結果を出力するプロセッサを複数台直列に接続し、
   パイプライン処理を実現するプロセッサアレイの各プロ
   セッサにホスト計算機から制御コマンドを転送する方式
   であって、転送すべき制御コマンドは、前記ホスト計算
   機から前記複数のプロセッサ各々に対応する記憶手段に
   格納した後、前記記憶手段から各々のプロセッサへは、
   プロセッサアレイの入力側からプロセッサの接続順序に
   従つて転送を開始することを特徴とするコマンド転送方
   式。
2. （２）同期信号の周期内に入力信号を取込み、処理し、
   処理結果を出力するプロセッサを複数台直列に接続し、
   パイプライン処理を実現するプロセッサアレイに、ホス
   ト計算機からの制御コマンドを転送するために各プロセ
   ッサ毎に設けられるインターフェース回路であって、外
   部より供給される入力同期信号を、対応するプロセッサ
   での処理遅延量だけ遅らせて外部に出力する遅延回路と
   、ホスト計算機から転送されるコマンドを格納するバッ
   ファメモリと、前記ホスト計算機からの指示に基づき、
   前記入力同期信号に同期して前記バッファメモリから対
   応するプロセッサへのコマンド送出開始を指示するとと
   もにコマンド送出開始を知らせる制御信号を生成し外部
   に出力する制御部とから成ることを特徴とするコマンド
   転送回路。
3. （３）同期信号の周期内に入力信号を取込み、処理し、
   処理結果を出力するプロセッサを複数台直列に接続し、
   パイプライン処理を実現するプロセッサアレイに、ホス
   ト計算機から制御コマンドを転送するために各プロセッ
   サに設けられるインターフェース回路であって、入力同
   期信号を、対応するプロセッサでの処理遅延量だけ遅ら
   せて外部に出力する第１の遅延回路と、前記ホスト計算
   機から転送されるコマンドを格納するバッファメモリと
   、前記ホスト計算機からの制御により、前記バッファメ
   モリから対応するプロセッサへのコマンド送出開始を、
   外部から供給される入力制御信号に同期して指示する制
   御部と、前記制御部が生成したコマンド送出開始信号を
   、前記ホスト計算機が指定する値だけ遅延させて外部に
   出力する第２の遅延回路とから成ることを特徴とするコ
   マンド転送回路。