JPH01115285A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、それぞれ非同期な複数の映像信号を１個のメ
モリに記憶することを可能とする映像信号処理装置に係
り、特に複数の映像を縮小し分割して同一画面上に表示
するのに好適な映像信号処理装置に関する。

（従来の技術） 従来、ＣＣＴＶシステムにおいて、複数台（例えば、４
台）のテレビカメラで撮影した映像を、映像信号切換え
スイッチにより切換えて、１台のモニタテレビに表示す
るようにしたものがあったが、これは該テレビカメラに
よって撮影された複数ケ所を同時に見ることができない
という問題があった。

そこで、本発明者等は画像メモリを用いて、４つの映像
を縮小４分割して、１画面上に表示するシステムを提案
した。

以下に、そのシステムの概要を、第３図を参照して説明
する。図において、１は複数の映像入力信号を切換えて
選択する映像信号切換器である。

２は該映像信号切換器によって選択された映像信号をデ
ィジタル信号に変換するＡ／Ｄ変換器である。また、１
７は該Ａ／Ｄ変換器２の出力データを第１のメモリ１５
および第２のメモリ１６の一方および他方に交互に切換
える書込みスイッチである。ここに、該第１および第２
のメモリ１５゜１６は、それぞれ１フイ一ルド分のメモ
リ容量を有している。１８は読出しスイッチであり、前
記書込みスイッチ１７によって選択されていない方のメ
モリに接続される。６は該読出しスイッチ１８を通って
読出されたディジタルデータをアナログ信号に変換する
Ｄ／Ａ変換器であり、該Ｄ／Ａ変換器の出力は図示され
ていない１台のモニタテレビに送られる。

８はメモリ制御手段であり、メモリ制御信号発生手段１
１、読出しアドレス発生手段１２、書込みアドレス発生
手段９および基準クロック１３等から構成されている。

１４は同期信号発生器であり、該同期信号発生器の出力
である同期信号は、前記映像入力信号を生成する図示さ
れていない複数個のテレビカメラに送られる。このため
、該テレビカメラは互に同期した映像入力信号を出力す
る。また、該同期信号は、前記書込みスイッチ１７およ
び１８に送られ、該スイッチが１フレーム毎に同期して
切換わるように該スイッチの動作を制御する。さらに、
該同期信号は前記書込みアドレス発生手段９および読出
しアドレス発生手段１２に送られ、該書込みアドレスお
よび読出しアドレスの発生タイミングが該同期信号と同
期するようにしている。

次に、該従来装置の動作を説明する。

初めに書込みスイッチ１７が第１メモリ１５側にあると
する。Ａ／Ｄ変換器２の出力データは書込みアドレス９
で指定され第１メモリ１５に書込まれる。この間、読出
しスイッチ１８は第２メモリ１６側にあり、読出しアド
レス１２により指定されたデータを第２メモリ１６より
読出す。

該書込みスイッチ１７、前記映像信号切換器１、および
メモリ制御手段８の作用により、例えば４映像を縮小４
分割した１フイ一ルド分のデータが第１メモリ１５に書
込まれると、書込みスイッチ１７および読出しスイッチ
１８は、それぞれ同時にもう一方の側へ切換る。この切
換は垂直同期信号により行なわれる。

このように、１フイールド毎に書込みのメモリと読出し
のメモリを切換ることにより、縮小４分割された映像信
号の連続的な書込みおよび読出しが行なわれ、モニタテ
レビ上に４つの映像が同時に映し出される。

なお、前記第１の従来技術に関連する技術を開示した刊
行物として、例えば、オーム社発行「テレビジョン画像
工学ハンドブック」第８４２頁〜第８４５頁がある。

（発明が解決しようとする問題点） 上記従来技術は、入力する複数の映像の同期をとるため
に、同期信号発生器１４を必要とすると共に、該同期信
号発生器１４から映像信号源、例えばＴＶカメラ等まで
の配線が必要であるという問題があった。

また、１フイールドの映像信号の連続的な書込みおよび
読出しを行なうために、２フイ一ルド分のメモリが必要
であるなど低価格および構成の簡単化については配慮が
なされていなかった。

本発明の目的は、前記した従来装置の問題点養除去し、
低価格で構成が簡単な、縮小複数分割表示のできる映像
信号処理装置を提供することにある。

（問題点を解決するための手段） 本発明は、前記目的を達成するために、複数の映像信号
を水平同期期間毎でかつ画素毎に切換える映像信号切換
器と、該切換器から出力された画素をディジタルデータ
に変換するＡ／Ｄ変換器と、該ディジタルデータを画素
毎に記憶し行単位で読出されるメモリと、前記複数の映
像信号の各々から同期信号を分離する回路と、前記同期
信号分離回路により分離されたそれぞれの同期信号によ
りリセットされかつ前記画素が分割して書込まれるアド
レスを生成するメモリ書込みアドレス発生回路と、１水
平周期に１回行アドレスを生成する読出しアドレス発生
回路と、該メモリ書込みアドレス発生回路と読出しアド
レス発生回路とを選択してアドレスを前記メモリへ送出
するアドレス選択回路とを備えた点に特徴がある。

（作用） それぞれの同期信号分離回路は、複数の入力映像信号か
ら、水平および垂直同期信号を分離し、この同期信号に
よってそれぞれ書込みアドレス回路をリセットする。

映像信号切換器により選択された映像信号のＡ／Ｄ変換
データは、前記書込みアドレス回路で指定されたデュア
ルポートメモリのメモリセルアレイのアドレスへ書込ま
れる。

前記映像信号切換器により選択する映像信号を切換ると
、この書込みアドレスもまた切換られた映像信号の同期
信号によりリセットしたアドレスに切換られる。

このようにして、非同期の前記複数の入力映像信号は前
記メモリセルアレイに分割して書込まれる。

また、前記デュアルポートメモリはメモリセルアレイか
らラインバッファメモリに、書込まれたデータの内部転
送を行なう。内部転送を行なうデータは、読出しアドレ
ス回路により１行ずつ指定される。ラインバッファメモ
リのデータはシリアルに読出され、この読出しは書込み
の途中でも可能である。

したがって、１個のメモリで、複数個の分割画面を同一
画面上に映出することができる。

（実施例） 以下に、本発明の一実施例を図により説明する。

第１図は本発明の一実施例のブロック図を示す。

図において、１９Ａ−Ｄは、ぞれぞれＴＶ等から供給さ
れる非同期の入力映像信号、１は映像信号切換器、２は
Ａ／Ｄ変換器、３は書込みと読出しが非同期で随時行な
えるデュアルポートメモリ、４はメモリセルアレイ、５
はラインバッファメモリ、６はＤ／Ａ変換器、７Ａ−Ｄ
は同期信号分離回路である。また、８はメモリ制御手段
、９は書込みアドレス発生回路、１１はメモリ書込み・
読出し制御信号発生回路、１２は読出しアドレス発生回
路、１３は基準クロック発生器、２１は書込みアドレス
セレクタ、２２はアドレスセレクタ、２３は読出し同期
信号発生回路である。

次に、本実施例の動作を、第２図および第３図を参照し
て説明する。ここに、第２図は前記入力映像信号１９Ａ
〜１９Ｄをメモリセルアレイ４に書込むときの各信号の
タイムチャート、第３図は該メモリセルアレイ４からデ
ータを読出すときの各信号のタイムチャートを示す。な
お、第１図中の各信号の符号と、第２．３図の各信号の
符号とは同一のものが付されている。

まず、第２図を参照して、入力映像信号１９Ａ〜１９Ｄ
をメモリセルアレイ４に書込むときの動作について説明
する。

映像信号１９Ａ−Ｄは、映像切換器１に入力し、基準ク
ロック発生器１３から出力された基準クロック（１４，
３１８ＭＨｚ）を分周して作成した読出し同期信号の水
平同期信号すに同期して、まず映像信号ＡおよびＢが選
択され、同水平期間ではさらに基準クロックａに同期し
て映像信号ＡとＢが１画素（７０ｎｓ長）毎に交互に映
像切換器１より出力される。次に新たな水平同期信号す
によって、映像切換器１内部では映像信号ＣおよびＤが
選択されさらに基準クロックａに同期して映像信号Ｃと
Ｄが１画素毎に交互に映像切換器１より出力される。以
上の動作を、映像信号切換器１が繰り返し行なうことに
より、第２図（ｅ）に示されているような、画素が１／
２に間引かれた映像信号切換器出力が得られる。

すなわち、前記１４．３１８ＭＨｚ　　（７０ｎｓ）の
基準クロックで１フイ一ルド分の映像信号をサンプリン
グすると、１水平開間（１ライン）は９１０個の画素に
分角￥されるので、１フイールドは９１０Ｘ２６２個の
画素で表わされる。このため、前記映像信号切換器１は
、各入力映像信号Ａ〜Ｄを、縦横それぞれに１／２に間
引かれた４５５Ｘ１３１個の画素に変換する。

該映像信号切換器１の出力ＣはＡ／Ｄ変換器２に入力す
る。該Ａ／Ｄ変換器２は、前記′ｙ、準クワクロック発
生器から出力された基準クロックｄにより、入力信号を
ディジタル値に変換する。該Ａ／Ｄ変換器２の出力ｅは
、メモリセルアレイ４に送られる。該メモリアレイ４に
該出力ｅを書込むアドレスは、メモリアドレスセレクタ
２２から、該メモリアレイ４へ送られる。

同期信号分離回路７Ａ〜７Ｄはそれぞれ入力映像信号１
９Ａ〜１９Ｄから同期信号を分離検出し、該同期信号は
書込みアドレス発生回路９Ａ〜９Ｄへ送られる。該書込
みアドレス発生回路９Ａ〜９Ｄが生成する行アドレスは
入力映像信号の２水平期間で１行ずつインクリメントさ
れ、列アドレスは前記基準クロック２クロツクで１列ず
つインクリメントされ、かつ、前記同期信号によってリ
セットされる。この構成により、前記入力映像信号と書
込みアドレスとは、常に一定の関係に保持される。

一方、書込みアドレスセレクタ２１は書込みアドレス発
生回路９Ａ〜９Ｄを、前記映像信号切換器１と同様に、
水平同期信号すと基準クロックａによって選択する。

このため、該書込みアドレスセレクタ２１からは、入力
映像１フイールドに対して、１３１行×４５５列の書込
みアドレスが発生される。該書込みアドレスは、メモリ
アドレスセレクタ２２を介して、デュアルポートメモリ
３へ送られる。該メモリアドレスセレクタ２２は、書込
み側のアドレスと読出し側のアドレスとを選択する手段
であり図示の例では、書込み側のアドレスを選択してい
る。

第４図に映像信号１フイ一ルド分を記憶するメモリセル
アレイ４の書込みエリア（アドレス）を示す。同図に示
すように、書込みエリアは０〜９０９までの列アドレス
、０〜２６２までの行アドレスで表わされ、０〜４５４
列×０〜１３０行は映像Ａ、４５５Ｘ９０９列×０〜１
３０行は映像Ｂ、０〜４５４列×１３１〜２６２行は映
像０１４５５〜９０９列×１３１〜２６２行は映像りの
書込みアドレスとなっている。

読出し水平同期信号すの第１水平期間では入力映像信号
１９のＡとＢが１画素ずつ交互に、第４図に示すメモリ
エリアに書込まれる。Ａと８合せて９１０画素のデータ
が書込まれると、次の第２水平同明信号明間では入力映
像信号１９のＣとＤがメモリへ交互に書込まれる。ただ
し、入力映像信号は互いに非同期だからＡとＢあるいは
ＣとＤがメモリの同一ラインに書込まれるとは限らない
。

以上の様な動作によって、４つの映像信号１９Ａ−Ｂは
画素が縦横それぞれ１／２に縮小され、１フイールドメ
モリ上に記憶される。

次に前記メモリセルアレイ４に前記のようにして書込ま
れたデータを読出す動作を、第３図を参照して説明する
。

メモリアドレスセレクタ２２は、第３図（ｇ）に示され
ているように、読出し水平同期信号すの１水平期間のあ
るＴ期間、読出しアドレス発生回路１２側を選択し、行
アトｌノスを前記メモリセルアレイ４へ送る。ここに、
該読出しアドレス発生回路１２は、読出し水平同期信号
毎にインクリメントする行アドレスを発生する。これに
よって、該メモリセルアレイ４から１ラインバッファ分
のデータが、１水平期間に１回、ラインバッファメモ！
、１５へ並列的に転送される。該ラインバッファメモリ
５に対して、前記基準クロックのタイミングで読出しク
ロックを与えると、ラインバッファメモリ５からは、第
３図（ｈ）に示されているように、１画素ずつシリアル
にデータが出力される。なお、デュアルポートメモリ３
は書込みと読出しを同時に行なえるので、書込みと読出
しを同時に行ってもよい。

該シリアルに出力されたデータは、Ｄ／Ａ変換器６によ
ってアナログの映像信号に変換され、出力端子２０から
出力される。この出力信号をモニタテレビに供給すると
、入力映像信号１９Ａ〜１９Ｄが縦横それぞれ１／２に
縮小され、４分割画として同一画面上に表示される。

なお、前記実施例は４分割画を同一画面上に表示する例
であったが、本発明によれば、４分割以外の複数分割画
面を同一画面上に表示することも容易に実施でき、これ
も本発明の範囲に入ることは明かである。

（発明の効果） 複数の映像信号を同期させるための同期信号発生装置を
用いることなく、互に同期のとれていない複数の映像信
号をメモリへ書込むことができ、かつ、同一画面上に分
割表示することができる。

このため、該同期信号発生装置が不要であると共に、該
同明信号発生装置から、複数の映像信号源までの配線が
不要となり、構成要素が削減され、構成が簡単になり、
かつ小形化されるという効果がある。

また、デュアルポートメモリを用いて、映像信号の記憶
と読出しを同時に行なうことにより、記憶と読出し用そ
れぞれ２個のメモリが必要であったのを１個に削減でき
た。このため、メモリ数の節約とメモリの制御回路を簡
略化でき低価格化に有利であるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はメモ
リへの画素情報書込み時の主要信号のタイムチャート、
第３図は該メモリからデータを読出す時の主要信号のタ
イムチャート、第４図は第１図のメモリの書込みアドレ
スの説明図、第５図は従来方式の一例を示すブロック図
である。 １・・・映像信号切換器、２・・・Ａ／Ｄ変換器、３・
・・デュアルポートメモリ、５・・・ラインバッファメ
モリ、６・・・Ｄ／Ａ変換器、７・・・同期信号分離回
路、８・・・メモリ制御手段 代理人　弁理士　平　木　道　人 く Ｈ−閣桜二一一 嘗憬嘱９ 訃″！！／り

Claims (1)

【特許請求の範囲】
1. （１）複数の映像信号を水平同期期間毎でかつ画素毎に
   切換える映像信号切換器と、該映像信号切換器によって
   選択された映像信号をディジタルデータに変換するＡ／
   Ｄ変換器と、前記ディジタルデータを画素毎に記憶し行
   単位で読出されるメモリと、該行単位で読出されたデー
   タを一時記憶するラインバッファメモリと、該ラインバ
   ッファメモリの出力データをアナログデータに変換する
   Ｄ／Ａ変換器と、前記複数の映像信号の各々から同期信
   号を分離する回路と、前記同期信号分離回路により分離
   されたそれぞれの同期信号によりリセットされ、かつ前
   記画素が分割して書込まれるアドレスを生成するメモリ
   書込みアドレス発生回路と、１水平周期に１回行アドレ
   スを生成する読出しアドレス発生回路と、該メモリ書込
   みアドレス発生回路と該読出しアドレス発生回路とを選
   択してアドレスを前記メモリへ送出するアドレス選択回
   路とを具備し、非同期の前記複数の映像信号を前記メモ
   リへ書込み、同一画面上に分割表示するようにしたこと
   を特徴とする映像信号処理装置。