JPH01116719A - メモリカード回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリカード回路に関し、特に、外部記憶
装置を半導体メモリに置損え、半導体メモリの持つ高速
性、低消費電力、無騒音の特長を生かした所持携帯形メ
モリカードの回路に関するものである。

〔従来の技術〕

第４図に従来のメモリカードの回路を示す、この図にお
いて、１はスタチ７りＲＡＭ群であり、複数のスタチッ
クＲＡＭ２を有している。３はアドレスデコーダ回路で
あり、アドレスバス信号８゜チップイネーブル信号９に
よりスタチックＲＡＭ群１の中から各スタチックＲＡＭ
２を選択するためのスタチックＲＡＭ選択信号１３を発
生する。

スタチックＲＡＭ群１には周知のチップイネーブル信号
（ττ）９．ライトイネーブル信号（ＷＥ）１０、アウ
トプットイネーブル信号（ＯＢ）１１゜及びデータバス
信号１２が接続される。１４は電源入力であり、シリー
ズダイオード１６を介し内部電源１５となる。この電源
人力１４が断（遮断）状態の時または所持携帯時は電池
６が動作し、電流制限をするシリーズ抵抗５．逆充電を
防止する保護ダイオード４を介し内部電源１５として電
流。

を供給し、ＲＡＭ２の記憶データをバックアップする。

また、７は等価的な負荷コンデンサ、１７はプルアップ
抵抗である。なお、信号Ｅ、ＣＥ。

Ｗｌ、σ１ｉ“Ｌ”アクティブ（“Ｌ”で動作可能）で
ある。

第４図に示す回路は、メモリカードの回路としては必要
最小暗の回路構成であり、一般に良く知られているもの
である。スタチックＲＡＭ群１の各スタチックＲＡＭ２
を選択するために、アドレスデコーダ回路３が使用され
る。このアドレスデコーダ３の出力であるスタチックＲ
ＡＭ１ｊｉｌ択信号１３は、各々対応するＲＡＭ２のチ
ップセレクト信号に接続されている。すなわち、この従
来のメモリカードの回路はＲＡＭ２の各端子信号を直接
外部に出している回路である。従って、本図に示す回路
の動作は基本的にＲＡＭ２の単体の動作に全く同一であ
る。

以下、この回路の動作について説明する。

まず、電源人力１４が無い場合の動作を説明する。ＲＡ
Ｍ２．アドレスデコーダ３にはシリーズ抵抗５及び保護
ダイオード４を介し電池６の電圧が供給されている。ま
た、デコーダ３の出力であるＲＡＭ選択信号１３は、チ
ップイネーブル信号９の抵抗１７が内部電源１５にプル
アップされているので全部“Ｈ″レベルある。よって、
各ＲＡＭ２の信号９は′″Ｈ′″Ｈ′″レベルで、ＲＡ
Ｍ２のデータバス信号１２はフローティング状態となる
。従って、ＲＡＭ２の記憶データは消滅せず記憶を維持
することができる。

次に、端末機から電源人力１４が供給された場合の動作
を説明する。電源人力１４はシリーズダイオード１６を
介し内部電源１５に供給される。

−船釣に、この時の内部電源１５の電圧は電池６よりも
大きく設定されるため、保護ダイオード４の作用により
内部電源１５と電池６とは遮断される。よって、電池６
は電流が流れないため消耗は無い。

ＲＡＭ２の読出しくリード）及び書込み（ライト）の動
作は単体のＲＡＭの動作と同一であるので、詳細な説明
は省き、以下簡単に説明する。まず、端末機からアドレ
スバス信号８が入力され、デコーダ３．ＲＡＭ２に印加
される。デコーダ３はアドレスバス信号８に対応するＲ
ＡＭ２のチップイネーブル信号（ＣＥ）９をデコードす
るが、実際に出力に出るのはデコーダ３のチップイネー
ブル信号９人力が“Ｌ”レベルの時である。今、該当の
ＲＡＭ２がデコーダ３により選択され、そのＲＡＭ２の
チップイネーブル信号σ１が“Ｌ”であるとする、ＲＡ
Ｍ２の記憶エリアにデータバス信号１２からのデータを
書込む（ライト）場合は、その信号ＣＥの“Ｌ”レベル
区間にライトイネーブル信号（ＷＥ）１０を“Ｌ″レベ
ルすることで可能である。この時、アウトプットイネー
ブル信号（ＯＥ）１１はｍ　Ｈｓレベルとする。また、
ＲＡＭ２の記憶エリアから読出す（リード）場合は、そ
の信号ＣＥの“Ｌ゛レベル区間信号１１を“Ｌ”レベル
にすれば可能である。この時、信号１０は“■（”レベ
ルとする。また、信号９を“■（”レベルにすればＲＡ
Ｍ２のデータバス信号１２はフローティング状態となり
、読出しくリード）も書込み（ライト）もできない状態
となる。

これらの動作は単体のＲＡＭの動作に同一であり、−最
的に周知である。

〔発明が解決しようとする問題点〕

従来のメモリカード回路では、下記のような問題点があ
る。

１）ＲＡＭ２の単体の端子信号が外部に直接露出（出力
）しており、端末機の動作状態（電源人力１４が供給状
態）でメモリカードを挿入する場合、引抜（場合に、メ
モリカードと端末機との結合手段箇所の信号レベル不安
定さ（挿入、引抜きの瞬間を従えた時、各信号は同一レ
ベルで変化せず短時間的に差異が発生する）により、Ｒ
ＡＭ２の記憶データを破壊する。

２）端末機とメモリカードが接続状態にある時に電源人
力１４を断とした場合に、チップイネーブル信号９及び
ライトイネーブル信号１０が端末機側で“Ｌ”レベルで
あると、シリーズ抵抗５゜保護ダイオード４．プルアッ
プ抵抗１７を介し電池６の電流が端末機側に流出し、電
池６は瞬時に放電、消耗する。

３）基本的にＲＡＭ２の各端子信号が外部に出力してい
るた、めに、静電気耐量はＲＡＭ２の単体の静電気耐量
に依存する。

４）所持携帯時のメモリカードの入出力インピーダンス
はＲＡＭ２．アドレスデコーダ回路３の単体のインピー
ダンスに依存し、これが−船釣には非常にハイインピー
ダンスのため、静電気耐量。

電磁界耐量は低い値となる。

５）ＲＡＭ２が増加すると信号９〜１２の各信号の入出
力容量が増加し、各信号の立上り、立下り時間が非常に
長くなり、ＲＡＭ２０単体における規格値を満足しなく
なり電気的性能が非常に劣化する。

この発明は上記のような問題点を解消するためになされ
たもので、端末機とメモリカードが活線状態（通電状態
）で接続されている時においてメモリカードを直接引抜
いたり、直接挿入したりしてもＲＡＭ等半導体メモリの
記録データを確実に保証でき、またメモリカードの電池
電流が外部へ流出することは無く、静電気耐量、電磁界
耐量の高い高信頼性の大容量メモリカード回路を捉供す
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るメモリカード回路は、半導体メモリの端
子信号に対し直列接続し接地に対し並列接続したアナロ
グスイッチを有する、アナログスイッチ付単方向ノンイ
ンバータバッファを半導体メモリの入力端子に、アナロ
グスイッチ付双方向３ステートバッファを入出力端子に
接続し、半４体メモリと端末機間をインターフェイスし
、電源入力とメモリカードの内部電源との間にシリーズ
トランジスタを設け、端末機とメモリカードとの結合部
における最も短いコンタクトにより発生されるカード挿
抜信号及び電源電圧を入力とする電源電圧検出回路を設
け、その出力信号によりシリーズトランジスタ及びアナ
ログスイッチ付単方向ノンインバータバッファ、双方向
３ステートバッファを接（接続）／断（遮断）するよう
にしたものである。

〔作用〕

この発明においては、 １）半導体メモリの入力信号であるアドレスバス信号、
信号ＣＥ、ＷＥ、ＯＢにアナログスイッチ付単方向ノン
インバータバッファを、入出力信号にアナログスイッチ
付双方向３ステートバッファを設けることにより、メモ
リカードの半導体メモリの各端子信号が直接に外部へ露
出することが防止され、複数の半導体メモリが実装され
ても単一と同一の電気性能が達成できる。

２）シリーズトランジスタにより電源入力と内部電源と
が切／断され、電源電圧及びカード挿抜信号を入力とす
る電源電圧検出回路により、上記アナログスイッチ付単
方向ノンインバータバッファ、双方向３ステートバッフ
ァを接（接続状Ｂ）。

または断（遮断状Ｂ）とする信号が発生される。

３）上記アナログスイッチ付単方向ノンインバータバッ
ファ、双方向３ステートバフフアのアナログスイッチは
半導体メモリの１端子信号当り、直列接続されるものと
接地に対し並列接続されるものとがあることにより、上
記電源入力が規定値以上の場合は前記直列接続されたア
ナログスイッチが接（接続状態）となると同時に、接地
に対し並列接続されたアナログスイッチが断（遮断状Ｉ
ＩＥ、）となり、また、電源入力が規定値以下の場合は
直列接続されたアナログスイッチが断（遮断状態）とな
ると同時に、接地に対し並列接続されたアナログスイッ
チが接（接続状Ｂ）となる。

４）上記カード挿抜信号の発生手段を端末機とメモリカ
ードとの結合部における最も短いビンコンタクトによる
手段とすることにより、このカード挿抜信号は、メモリ
カードを抜く場合にはまず初めに“Ｌ′″レベルになり
、またメモリカードの所持携帯時は“Ｌ”レベルを維持
し、メモリガードを挿入する場合は最後に“Ｈ”レベル
となる。

〔実施例〕

第１図は本発明の一実施例によるメモリカード回路を示
す０図中、１ないし１７は基本的に第４図に同一である
。ＲＡＭ２の全端子信号を直接外部に露出させないため
に、アナログスイッチ付単方向ノンインバータバッファ
１８及びアナログスイッチ付双方向３ステートバッファ
１９を介してＲＡＭ２と外部とを接続する。端末機から
の外部電源人力１４とメモリカード２２の内部電源１５
との間に、シリーズトランジスタ２０と電源電圧検出回
路２１を介する。メモリカード２２の所持携帯時、プル
ダうン抵抗（Ｒ，）２３は接地レベル、すなわち１Ｌル
ベルにする。検出回路２１を動作、非動作させるために
カード挿抜信号２４を入力する。カード挿抜信号２４−
“Ｈ”レベルの時に検出回路２１は動作可能状態になり
、ここに電源人力１４が規定値以上の電圧になると、ト
ランジスタ２０が導通状態となると同時に検出回路２１
の接／断信号２４ａは″Ｈルベルとなり、バッファ１８
．１９は接（接続状ａ）となる、電源人力１４が規定値
以下の電圧になると、トランジスタ２０が断（遮断状態
）となると同時にバッファ１８．１９も断（遮断状Ｂ）
となる、カード挿抜信号２４＝“Ｌ″レベル場合は、無
条件にトランジスタ２０．バッファ１８．１９を断とす
る。２５は端末機側にプルアップ抵抗（Ｒア）２６を介
し、カード挿抜信号２４に接続されるもので端末機とメ
モリカード２２との全結合部中、最も短いビンコンタク
トである。

また、第２図（ａ）はアナログスイッチ付単方向ノンイ
ンバータバッファ１８を示す内部回路図であり、第２図
中）はその等価回路動作説明図である。

第３図（ａ）はアナログスイッチ付双方向３ステートバ
ッファ１９を示す内部回路図であり、第３図（ｂｌはそ
の等価回路動作説明図である。これらのりにおいて、３
０は信号制御用アナログスイッチであり、スタチックＲ
ＡＭの全端子信号に対し直列接続されている。３１は保
護用アナログスイッチであり、接地に対し接続されてい
る。３２゛はノンインバータバッファ、３３はインバー
タバッファ、３４は３ステートバッファＡ１３５は３ス
テートバッファＢ１３６はＮＡＮＤ回路Ａ１３７はＮＡ
ＮＤ回路Ｂである。なお、第２図（ａ）及び第３図（ａ
）のバッファ１８．１９は一般的にはＮ個のゲート回路
が組込まれるが、ここでは省略して１ゲート当りの内部
回路図を示している。また、バッファ１８．１９の各動
作は、以下に示す真理値表１゜２による。

真理値表２ 第１図に示した本実施例のメモリカード回路各部の動作
説明を容易にするために、まずバッファ１８．１９の動
作を第２図、第３図、及び真理値表１．２を用いて以下
に説明する。

第２図中）に示すように、入力端子と出力端子との間に
直列接続するアナ自グスイッチ３０とノンインバータバ
ッファ３２及び接地とバッファ３２の入力側とに接続さ
れたアナログスイッチ３１を設ける。真理値表１に示す
ように、Ｅ端子が“Ｈ”レベルの場合はスイッチ３０−
　Ｎ（接）となり、スイッチ３ｌ−ＯＦＦ（断）となる
、Ｅ端子が“Ｌ”レベルの場合はスイッチ３Ｏ−ＯＦＦ
　（断）。

スイッチ３ｌ−ＯＮ（接）となる。すなわち、第２図（
ａ）においてＥ端子が″Ｈ″レベルになるとバッファ３
２．３３を介しスイッチ３Ｏ−ＯＮ（接）。

スイッチ３ｌ−ＯＦＦ（断）となり、入力端子と出力端
子が接続状態となり信号伝達が可能となる。

次に、Ｒ端子が“Ｌ”レベルになるとバッファ３２．３
３を介しスイッチ３０−ＯＦＦ　（［）　、　スイッチ
３ｌ−ＯＮ（接）となるため、入力端子と出力端子は遮
断状態となり信号伝達は不可となる。

この場合に、端末機とメモリカードとのインターフェイ
スは遮断状態にあるが、スイッチ３１がＯＮ（接）とな
り数１０Ω〜数１００Ωの抵抗値にて設置されるため″
Ｌ″レベルになる。従って、バッファ３２を介しＲＡＭ
２の入力端子は“Ｌ”レベルになづ、低インピーダンス
状態となる。

次に、バッファ１９の動作について説明する。

第３図、真理値表２に示すように、Ｒ端子が“Ｌ″レベ
ル場合はスイッチ３Ｏ−ＯＮ（接）。

スイッチ３ｌ−ＯＦＦ（断）となる、Ｒ端子が“Ｈ”レ
ベルの場合はスイッチ３０＝ＯＦＦ　（断）。

スイッチ３ｌ−ＯＮ（接）となる、また、百端子−″Ｌ
”レベルの条件においてＤ　Ｉ　Ｒ端子カ”　Ｌ″レベ
ル場合はバッファ３４−ＯＮ（接）となり、入出力端子
Ａから入出力端子Ｂへ信号伝達が可能となる。ただし逆
方向、すなわち入出力端子Ｂから入出力端子Ａへの信号
伝達は不可となる０次に、Ｄ　Ｉ　Ｒ端子が“Ｈ′″レ
ベルの場合はバッファ３５−ＯＮ　（接）となり、入出
力端子Ｂから入出力端子Ａへ信号伝達が可能となる。逆
方向、すなわち入出力端子Ａから入出力端子Ｂへの信号
伝達は不可となる。また、真理値表２で分るように、ス
イッチ３０．３１の０Ｎ１０ＦＦはＲ端子で決まるが、
ＤＩＲ端子はＥ端子寓″Ｌ″レベルの時に有効になるこ
とが分る。今、百端子＝“Ｌ”レベル。

Ｄ　Ｉ　Ｒｉ子−“Ｌ”レベルにするとバッファ３３及
びＮＡＮＤ回路３６．３７を介しバッファ３４−ＯＮ　
（接）、バッファ３５−Ｚ（断）となる。

また、１端子−“Ｌ”レベル、ＤＩＲ端子＝”Ｈ″レベ
ルするとバッファ３３及びＮＡＮＤ回路３６．３７を介
しバッファ３４＝Ｚ（断）、バッファ３５−ＯＮ（接）
°となることが分る。　　゛以上のことから、バッファ
１８の２６１ｔａ子、バッファ１９のＲ端子をディセイ
プルにした場合はスイッチ３Ｏ−ＯＦＦ　（断）、スイ
ッチ３１−０Ｎ（接）となり、端末機とメモリカード間
のインターフェイスが遮断されるとともＧこ′、ＲＡＭ
２の入出力端子が低インピーダンスにて接地されること
が分る。

次に、第１図に従って各部の動作を以下の４つのモード
に分けて説明する。

動作モードｌ：端末機とメモリカードが活線状態（通電
状態）にある場合の動 作 動作モード２Ｓ所持携帯時にある場合の動作動作モード
３：動作モード２から活線状態にある端末機にメモリカ
ードを挿入 する場合の動作 動作モード４：動作モード１からメモリカードを抜く場
合の動作 なお、第１図においてメモリカード２２に実装されるＲ
ＡＭ２．デコーダ３．バッファ１８．１９の電源は全て
内部電源１５に接続されているものとする。

まず、動作モード１について以下説明する。

端末機側から電源人力１４が供給されている状態でかつ
プルアンプ抵抗２６を介しカード挿抜１３号２４が供給
されている。通常Ｒｔ　　Ｒイに設定されるので、カー
ド挿抜信号２４−Ｈ”レベルにあるから、電源電圧検出
回路２１は動作可能状態にある。ここで、電源人力１４
が規定値以上になると（正常な電圧に達すると）検出回
路２１が動作し、シリーズトランジスタ２０を接（接続
状態）とし、電源人力１４が内部電源１５に供給される
。これと同時に検出回路２１の接／断信号２４ａが＠Ｈ
”レベルとなり、バッファ１８のＲ端子に供給されバッ
ファ１８はイネーブル状態になる。従って、真理値表１
からバッファ１８のスイッチ３Ｏ−ＯＮ、スイッチ３ｌ
−ＯＦＦとなり、端末機とメモリカードは接続可能状態
にある。また、バッファ１９の動作はバッファ１８の入
力端子であるＣＥ、ＯＥの論理で決まる。これについて
は後で説明する。内部電源１５の電圧値は電池６の電圧
値よりも高いため、保護ダイオード４の作用により電池
６は非接続状態となり電流は流れない、この状態でＲＡ
Ｍ２の読出し、書込みは、以下の手順で行われる。まず
、端末機からアドレスバス８が供出されるとバッファ１
８を介しデコーダ３に印加される。ここでＣＥ端子に“
Ｌ”レベルを加えるとデコーダ３が動作し、該当するア
ドレスのＲＡＭ２を選定するＲＡＭ選択信号１３を発生
する。従って、バッファ１９のＥ端子がイネーブル状態
となり、データバス１２の送受が可能となる。この状態
でＲＡＭ２にデータバス信号１２を占込む場合は、ＯＥ
端子＝“Ｈ”レベルとし、ＷＥ端子を“Ｌ″レベルすれ
ばデータを書込むことができる。バッファ１９の信号伝
達の方向は、Ｅ−”Ｌ”、ＤＩＲ＝“Ｈ″であるから真
理値表２よりバッファ１９のバッファ３５＝ＯＮ（接）
となり、入出力端子Ｂから入出力端子Ａへの方向である
ことが分る。この状態で次にＲＡ　Ｍ２から信号１２へ
読出す場合は、Ｗ下−“Ｈ゛。

ＯＥ−“Ｌ′″とすれば、ＲＡＭ２の内部データを信号
１２へ取出すことができる。バッファ１９の信号伝達の
方向はＥ＝“Ｌ”、ＤＩＲ−“Ｌ”であるから真理値表
２よりバッファ３４−ＯＮ（接）となり、入出力端千人
から入出力端子Ｂへの方向であることが分る。

次に、動作モード２について以下説明する。

端末機から電源人力１４が無いことから、またプルダウ
ン抵抗２３が接地レベルにあることから、検出回路２１
は非動作でありトランジスタ２０＝ＯＦＦ　（断）状態
にある。従って、内部電源１５は電池６−シリーズ抵抗
５−ダイオード４を介し電池電圧が供給された状態にあ
る。すなわち、ＲＡＭ２の記憶データを保持する状態を
維持している。他方、バッファ１８０Ｅ端子は検出回路
２１の接／断信号２４ａが“Ｌ”レベルにあるから、デ
ィセイブル状態にある。また、バッファ１９の罠端子は
σＴ端子がバッファ１８により遮断されているから、抵
抗１７によりプルアップされＨ”となり、ディセイプル
の状態にある。従って、真理値表１．２からスイッチ３
Ｏ−ＯＦＦ　（１！Ｊ１）　。

スイッチ３ｌ−ＯＮ（接）となり、ＲＡＭ２の全端子信
号は低インピーダンスにあることが分る。

よって、メモリカードの所持携帯時は静電気及び電磁界
耐量はＲＡＭ２の単体に比較して格段に向上できること
が分る。

次に、動作モード３について以下説明する。

動作モード２から活線状態にある端末機に挿入する場合
は、メモリカードの結合部２５の作用が有効的に働く。

すなわち、端末機にメモリカードを挿入する瞬間におい
てはまず短、ピンコンタクト２５以外の結合部コシタク
トが結合される。この時、コンタクト２５は未だ接触し
ていないので、動作モード２を持続する。続いて、コン
タクト２５が接触して初めてカード挿抜信号２４が供給
されて動作モードｌに移る。従って、端末機が活線状態
にある場合にメモリカード２２を挿入しても、結合部に
発生する端末機各端子信号のレベル変動及び時間的差異
に影響を受けることは全く無い。　。

すなわち、ＲＡＭ２の全端子信号は低インピーダンス状
態を維持して挿入するために、たとえ挿入時に静電気ま
た電磁界に伴うノイズが侵入しても全く問題は無い、以
降の動作は動作モード１に同一であるので省略する。

最後に、動作モード４について以下説明する。

動作モードｌからメモリカードを抜く場合は、メモリカ
ードの結合部２５が有効的に働く。すなわち端末機との
結合部の内まずコンタクト２５が離れるために、カード
挿抜信号２４が無くなり抵抗２３が瞬時に“Ｌ″レベル
なる。従って、検出回路２１は非動作となりトランジス
タ２０は０ＦＦ（断）となるとともに、検出回路２１の
接／断信号２４ａも“Ｌ”レベルとなる。よって、バッ
ファ１８のＥ端子−“Ｌ″となりディセイブルとなる。

またバッファ１９の百端子はバッファ１８がディセイプ
ルであるから面端子が遮断され、抵抗１７の作用によっ
てプルアップされ“Ｈ″レベルなりディセイプルとなる
。この状態は動作モード２に同一である。この後、端末
機の他端子信号が離れる。この時、結合部に発生するレ
ベル変動９時間的差異に全く影響を受けることは無い。

また、ＲＡＭ２の全端子信号が低インピーダンス状態に
なっているから、静電気、電磁界の影響を受けることは
無く、完全にＲＡＭ２の記憶データを破壊することなく
抜くことが可能である。

以上の動作から、端末機が活線状態ある場合にメモリカ
ードを挿抜しても、ＲＡＭ２の記憶データは保証される
。また、所持携帯時における静電気、電磁界耐量を格段
に向上させることが可能である。

なお、上記実施例によれば半導体メモリをスタチックＲ
ＡＭとしたが、電池、シリーズ抵抗、保護ダイオードを
除けば本発明は他のＯＴＰ　（ワンタイムプログラマブ
ル）ＲＯＭ、マスクＲＯＭ。

ＥＥＰＲＯＭ等の半導体メモリにおいても上記実施例と
同様の効果が期待できる。

また、アナログスイッチ付単方向ノンインバータバッフ
ァ及びアナログスイッチ付双方向３ステートバッファは
周知のＩＣにて構成できるが、これを一つの集積回路に
すること、また全回路をゲートアレイ化することも容易
に可能である。さらに電源電圧検出回路を含めたゲート
アレイ化も周知の技術で可能である。従って、大幅なコ
スト削減が可能である。

〔発明の効果〕

以上のように、この発明に係るメモリカード回路によれ
ば、以下に示す効果がある。

１）半導体メモリの全端子信号を直接外部に露出せずア
ナログスイッチ付単方向、双方向のバッファを介して端
末機と接続したので、複数の半導体メモリを実装しても
単品型の電気的特性が得られる。従って端末機とのイン
ターフェイスバスの布線が長くなっても電気的特性が落
ちることは無く、高信頼性の大容量メモリカードが実現
可能となる。

２）上記単方向、双方向のバッファのアナログスイッチ
を半導体メモリの端子信号に対し直列接続するとともに
接地に対し並列接続し、電源入力と内部電源との間にシ
リーズトランジスタを設け、端末機とメモリカードとの
結合部における最も短いコンタクトにより発生されるカ
ード挿抜信号及び電源電圧を入力とする電源電圧検出回
路を設け、その出力信号によりシリーズトランジスタ及
び単方向、双方向のバッファを接／断するようにしたの
で、端末機が活線状態にある場合にカードを挿抜しても
記憶データを破壊することが防止され、挿抜の瞬間に半
導体メモリの全端子信号を確実に端末機から遮断して低
インピーダンスにすることができ、極めて静電気、電磁
界耐量が高くなり、耐ノイズ性能が格段に向上できる。

また、カード所持携帯時においても耐ノイズ性能が格段
に向上する。さらに、電源入力が無い場合に電池電流が
端末機に流出することを防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリカード回路を示
す図、第２図（ａ）はアナログスイッチ付ノンインバー
タバッファを示す内部回路図、第２回出）はその等価回
路動作説明図、第３図（ａ）はアナログスイッチ付３ス
テートバッファを示す内部回路　・図、第３図偽）はそ
の等価回路動作説明図、第４図は従来のメモリカード回
路を示す図である。 １はスタチックＲＡＭ群、２はスタチックＲＡＭ、３は
アドレスデコーダ回路、４は保護ダイオード、５はシリ
ーズ抵抗、６は電池、７はコンデンサ、８はアドレスバ
ス信号、９はチップイネーブル信号（τ百）、１０はラ
イトイネーブル信号（ＷＥ）　、１１はアウトプットイ
ネーブル信号（ＯＲ）、１２はデータバス信号、１８は
アナログスイッチ付単方向ノンインバータバ７ファ、１
９はアナログスイッチ付双方向３ステートバッファ、２
０はシリーズトランジスタ、２１は電源電圧検出回路、
２２はメモリカード、２３はプルダウン抵抗、２４はカ
ード挿抜信号、２５は最も短い短ピンコンタクト、３０
は信号制御用アナログスイッチ、３１は保護用アナログ
スイッチ、３２はノンインバータバッファ、３３はイン
バータバッファ、３４は３ステートバッファＡ、３５は
３ステートバフフアＢ１３６はＮＡＮＤ回路Ａ回路子は
ＮＡＮＤ回路Ｂである。 なお、図中、同一符号は同一、又は相当部分を示す。 １８２図 Ｅ’１Ｊ−７を漏り ＩＲ

Claims (1)

【特許請求の範囲】
1. （１）所持携帯形のメモリカードを有するメモリカード
   回路において、 半導体メモリと端末機間をインターフェイスするための
   、該半導体メモリの端子信号に対し直列接続されるとと
   もに接地に対し並列接続されたアナログスイッチを有す
   る、上記メモリカードの内部に設けられ該半導体メモリ
   の入力端子に接続されたアナログスイッチ付単方向ノン
   インバータバッファ及び入出力端子に接続されたアナロ
   グスイッチ付双方向３ステートバッファと、 上記端末機からの電源入力と上記メモリカードの内部電
   源との間に設けられたシリーズトランジスタと、 上記端末機と上記メモリカードとの結合部におけるコン
   タクトの内最も短いコンタクトにより発生されるカード
   挿抜信号及び上記メモリカードの電源電圧を入力とし、
   上記シリーズトランジスタ，上記アナログスイッチ付単
   方向ノンインバータバッファ及びアナログスイッチ付双
   方向３ステートバッファを接続または遮断するための信
   号を出力とする電源電圧検出回路とを備えたことを特徴
   とするメモリカード回路。