JPH01112455A - メモリカード回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリカード回路に関し、特に、外部記憶
装置を半導体メモリに置換え、半導体メモリの持つ高速
性、低消費電力、無騒音の特長を生かした所持携帯形メ
モリカードの回路に関するものである。

〔従来の技術〕

第４図に従来のメモリカードの回路を示す。この図にお
いて、１はスタチックＲＡＭ群であり、複数のスタチッ
クＲＡＭ２を有している。３はアドレスデコーダ回路で
あり、アドレスバス信号８゜チップイネーブル信号９に
よりスタチックＲＡＭ群１の中から各スタチックＲＡＭ
２を選択するためのスタチックＲＡＭ選択信号１３を発
生する。

スタチックＲＡＭ群１には周知のチップイネーブル信号
（ＣＢ）９．　ライトイネーブル信号ｍ）１０．アウト
プットイネーブル信号（ＯＥ）１１゜及びデータバス信
号１２が接続される。１４は電源入力であり、シリーズ
ダイオード１６を介し内部電源１５となる。この電源人
力１４が断（遮断）状態の時または所持携帯時は電池６
が動作し、シリーズ抵抗５．保護ダイオード４を介し内
部電源１５として電流を供給する。また、７はコンデン
サ、１７はプルアップ抵抗である。なお、信号ピ。

τＴ、ＷＥ、σ１は“Ｌ”アクティブ（“Ｌ”で動作可
能）である。

第４図に示す回路は、メモリガードの回路としては必要
最小限の回路構成であり、一般に良く知られているもの
である。スタチックＲＡＭ群１の各スタチックＲＡＭ２
を選択するために、アドレスデコーダ回路３が使用され
る。このアドレスデコーダ３の出力であるスタチックＲ
ＡＭ選択信号１３は、各々対応するＲＡＭ２のチップセ
レクト信号に接続されている。すなわち、この従来のメ
モリカードの回路はＲＡＭ２の各端子信号を直接外部に
出している回路である。従って、本図に示す回路の動作
は基本的にＲＡＭ２の単体の動作に全く同一である。

以下、この回路の動作について説明する。

まず、電源人力１４が無い場合の動作を説明する。ＲＡ
Ｍ２．アドレスデコーダ３にはシリーズ抵抗５及び保護
ダイオード４を介し電池６の電圧が供給されている。ま
た、デコーダ３の出力であるＲＡＭ選択信号１３は、チ
ップイネーブル信号９の抵抗１７が内部電源１５にプル
アップされているので全部“Ｈ”レベルにある。よって
、各ＲＡＭ２の信号９は“Ｈ”レベルとなるので、ＲＡ
Ｍ２のデータバス信号１２はフローティング状態となる
。従って、ＲＡＭ２の記憶データは消滅せず記憶を維持
することができる。

次に、端末機から電源人力１４が供給された場合の動作
を説明する。電源人力１４はシリーズダイオード１６を
介し内部電源１５に供給される。

一般的に、この時の内部電源１５の電圧は電池６よりも
大きく設定されるため、保護ダイオード４の作用により
内部電源１５と電池６とは遮断される。よって、電池６
は電流が流れないため消耗は無い。

ＲＡＭ２の読出しくリード）及び書込み（ライト）の動
作は単体のＲＡＭの動作と同一であるので、詳細な説明
は省き、以下簡単に説明する。まず、端末機からアドレ
スバス信号８が入力され、デコーダ３．ＲＡＭ２に印加
される。デコーダ３はアドレスバス信号８に対応するＲ
ＡＭ２のチップイネーブル信号（ＣＥ）９をデコードす
るが、実際に出力に出るのはデコーダ３のチップイネー
ブル信号９人力が”Ｌ”レベルの時である。今、８亥当
のＲＡＭ２がデコーダ３により選択され、そのＲＡＭ２
のチップイネーブル信号ＣＥが”Ｌ″であるとする。Ｒ
ＡＭ２の記憶エリアにデータバス信号１２からのデータ
を書込む（ライト）場合は、その信号ＣπのＬ”レベル
区間にライトイネーブル信号（ＷＥ）１０を“Ｌ”レベ
ルにすることで可能である。この時、アウトプットイネ
ーブル信号（ＯＥ）１１は“Ｈ”レベルとする。また、
ＲＡＭ２の記憶エリアから読出す（リード）場合は、そ
の信号で百の“Ｌ”レベル区間に信号１１を“Ｌルベル
にすれば可能である。この時、信号１０は“Ｈ”レベル
とする。また、信号９を′Ｈ“レベルにすればＲＡＭ２
のデータバス（８号１２はフローティング状態となり、
読出しくリード）も書込み（ライト）もできない状態と
なる。

これらの動作は単体のＲＡＭの動作に同一であり、一般
的に周知である。

〔発明が解決しようとする問題点〕

従来のメモリカード回路では、下記のような問題点があ
る。

１）ＲＡＭ２の単体の端子信号が外部に直接露出（出力
）しており、端末機の動作状Ｂ（電源人力１４が供給状
Ｂ）でメモリカードを挿入する場合、引抜（場合に、メ
モリカードと端末機との結合手段箇所の信号レベル不安
定さ（挿入、引抜きの瞬間を従えた時、各信号は同一レ
ベルで変化せず短時間的に差異が発生する）により、Ｒ
ＡＭ２の記憶データを破壊する。

２）端末機とメモリカードが接続状態にある時に電源人
力１４を断とした場合に、チップイネーブル信号９及び
ライトイネーブル信号１０が端末機側で“Ｌ”レベルで
あると、シリーズ抵抗５゜保護ダイオード４．プルアン
プ抵抗１７を介し電池６の電流が端末機側に流出し、電
池６は瞬時に放電、消耗する。

３）基本的にＲＡＭ２の各端子信号が外部に出力してい
るために、静電気耐量はＲＡＭ２の単体の静電気耐量に
依存する。

４）所持携帯時のメモリカードの入出力インピーダンス
はＲＡＭ２．アドレスデコーダ回路３の単体のインピー
ダンスに依存し、これが一般的には非常にハイインピー
ダンスのため、静電気耐量。

電磁界耐量は低い値となる。

５）ＲＡＭ２が増加すると信号９〜１２の各信号の入出
力容量が増加し、各信号の立上り、立下り時間が非常に
長くなり、ＲＡＭ２の単体における規格値を満足しな（
なり電気的性能が非常に劣化する。

この発明は上記のような問題点を解消するためになされ
たもので、端末機とメモリカードが活線状態（通電状態
）で接続されている時においてメモリカードを直接引抜
いたり、直接挿入したりしてもＲＡＭ等半導体メモリの
記録データを確実に保証でき、またメモリカードの電池
電流が外部へ流出することは無く、静電気耐量、電磁界
耐量の高い高信頼性の大容量メモリカード回路を提供す
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るメモリカード回路は、半導体メモリのア
ドレスバス、コントロールバス（チップイネーブル、ラ
イトイネーブル、アウトプットイネーブル信号）に単方
向３ステートバッファ回路を、データバスに双方向３ス
テートバッファ回路を設け、半導体メモリと端末機間を
インターフェイスし、電源入力と半導体メモリ間にシリ
ーズトランジスタを設け、端末機からのカード挿抜信号
によりその動作／非動作を選択する電源入力を検出する
電源電圧検出回路を設け、シリーズトランジスタ及び単
方向、双方向の３ステートバッファを電源入力電圧が規
定値以上の時は“接”　（導通）規定値以下の時は“断
”　（遮断）とし、全端子に設けたプルアンプ抵抗をプ
ルダウン抵抗を介して接地するようにしたものである。

〔作用〕

この発明においては、 １）アドレスバス信号、信号σ７Ｌ、　ＴＦＴ！、、　
「１゜及びデータバス信号の全信号に単方向もしくは双
方向の３ステートバッファを設けることにより、半導体
メモリの各端子信号が直接に外部へ露出することが防止
され、単品の半導体メモリと同一の電気的性能が達成で
きる。

２）シリーズトランジスタにより、電源人力と内部電源
とが接／断される。

３）電源電圧検出回路は、電源入力が規定値以上の正常
電圧に達した時はシリーズトランジスタ及び単方向、双
方向の３ステートバッファを接とし、規定値以下の異常
電圧の時もしくは所持携帯時にはシリーズトランジスタ
及び単方向、−双方向の３ステートバッファを断とする
信号を発生し、さらに端末機からのカード挿抜信号入力
によりその接／断がコントロールされることにより、端
末機とメモリカードの活線状態（通電状態）において、
挿入、引抜き時における半導体メモリの記憶データを保
証し、また、電源入力の断時及び所持携帯時において電
池電流が端末機へ流出することを防止する。

４）所持携帯時に、単方向の３ステートバッファの入力
側及び双方向の３ステートバッファの出力側等全端子を
プルアップ、プルダウン抵抗にて接地することにより、
全端子の入出力インピーダンスが下がる。

〔実施例〕

第り図は本発明の一実施例によるメモリカード回路を示
す。この図において、１ないし１７は基本的に第４図に
同じである。信号８ないし１１は単方向３ステートバッ
ファ１８、信号１２は双方向３ステートバッファ１９を
介してＲＡＭ２に接続される。電源人力１４と内部電源
１５との間にシリーズトランジスタ２０を介し、その接
／断は電源電圧検出回路２１で行なう、この電源電圧検
出回路２１はカード挿抜信号入力２３で制御可能である
。カード挿抜信号入力２３が“Ｈ”レベルの時検出回路
２１は動作可能であり、この時に電源人力１４が印加さ
れ、正常な電圧値に達するとトランジスタ２０は動作し
、内部電源１５に供給されると同時に、入出カバソファ
接／断信号２４は“Ｈ”レベルとなり、アドレスデコー
ダ回路３゜単方向３ステートバッファ１８を接とする。

チップイネーブル信号９はバッファ１８を介しバッファ
１９の百端子（イネーブル端子）に接続されている。バ
ッファ１９はビ端子が“Ｌ”レベルの時双方向の接続が
可能であり、“Ｈ”レベルの時は？ローティングになり
双方向の接続が不可となる。

アウトプットイネーブル信号１１はバッファ１８を介し
バッファ１９のＤＩＲ端子（方向制御端子）に接続され
る。バッファ１９のＤＩＲ端子を“Ｌ”レベルにすると
ＲＡＭ２の記憶データを読出し、“Ｈ″レベル時にＲＡ
Ｍ２にデータを書込むことができる。２２はプルダウン
抵抗であり、メモリカードを所持携帯時信号８〜１２に
接続されているプルアップ抵抗１７を接地する０図中、
信号Ｅは“Ｈ′″アクティブじＨ”で動作可能）である
。

次に、本実施例の動作を以下の３つの動作モードに分け
て説明する。

動作モード１：端末機とメモリカードが接続状態にある
場合の動作 動作モード２：動作モード１からメモリカードを引抜く
場合の動作 動作モード３：端末機にメモリカードを挿入する場合の
動作 まず、動作モード１について以下説明する。

端末機からカード挿抜信号人力２３を“Ｈ”レベルとし
て電源電圧検出回路２１に印加する。検出回路２１は“
Ｈ″レベル動作可能である。全端末機から電源人力１４
が供給されて、その電圧が規定値に達すると検出回路２
１が動作しシリーズトランジスタ２０のベース電流を引
込むため、このトランジスタ２０は導通し内部電源１５
に印加される。これと同時に入出力バッファ接／断信号
２４が“Ｈ″レベルなりアドレスデコーダ回路３．単方
向３ステートバッファ１８に加えられ、これらはイネー
ブル状態となる０通常ＲＡＭ２をアクセスしない状態で
ある時は、チップイネーブル信号９＝“Ｈ”レベル、ラ
イトイネーブル信号１０＝“Ｈ”レベル、アウトプット
イネーブル信号１１＝“Ｈ”レベルにある。従ってスタ
チックＲＡＭ選択信号１３は全て“Ｈ”レベル、双方向
３ステートバッファ１９の百端子も″Ｈ゛レベルにある
。この状態においてＲＡＭ２に端末機からデータバス信
号１２を書込む場合は以下の通りとなる。

書込みアドレスをアドレスバス信号８に与え、チップイ
ネーブル信号９を“Ｌ″レベルすると、アドレスデコー
ダ３は該当メモリのスタチックＲＡＭ選択信号１３を“
Ｌ”レベルにする。このＲＡＭ選択信号１３の″Ｌ″レ
ベル区間にライトイネーブル信号ｌＯを“Ｌ”レベルと
することにより、その時のデータバス信号１２をＲＡＭ
２に書込むことができる。この時、アウトプットイネー
ブル信号１１は“Ｈ”レベルとする。次にＲＡＭ２の記
憶データを端末機へ読出す場合は読出しアドレスを信号
８に与え、信号９を“Ｌ”レベルにすると、デコーダ３
は該当メモリの信号１３を“Ｌ”レベルにする。この“
Ｌ”レベル区間に（１１１を＠Ｌルベルとすることによ
り、そのアドレスに記憶されたデータを端末機に読出す
ことができる。バッファ１９のＤＩＲ端子は双方向バッ
ファの方向を制御するもので、信号１１が“Ｈ”レベル
の時は端末機からＲＡＭ２に向き、“Ｌ”レベルの時は
ＲＡＭ２から端末機に向く。以上の動作は単品のＲＡＭ
に同一であり、−船釣に周知の動作である。本動作モー
ドでは、内部電源１５の電圧は電池６の電圧より高いた
め、電池６は保護ダイオード４で遮断されこの電池６の
電流は流れない。

また、電源人力１４の電圧が規定値より低下した場合は
検出回路２１が作動し、直ちに入出力バソファ接／断信
号２４はＬ”レベルになりトランジスタ２０は遮断され
、デコーダ３はディセイブル（非動作）となり信号１３
は全て“Ｈ”レベルとなる。またバッファ１８は遮断さ
れ、従ってバッファ１９の■端子はプルアップ抵抗１７
でプルアップされるので“Ｈ″レベルなり、バッファ１
９はフローティングとなる。すなわち、内部電源１５は
電池６により供給されておりＲＡＭ２の記憶データは保
持される。

次に、動作モード２について以下説明する。

端末機からメモリカードを引抜く場合に、端末機でカー
ド挿抜信号２３を“Ｌ”レベルにした上で引抜（と、Ｒ
ＡＭ２の記憶データを破壊すること無く引抜くことがで
きる。信号２３を“Ｌ”レベルにすると信号１３は全て
“Ｈ″レベルバッファ１８．１９は遮断状態となるため
、端末機とＲＡＭ２の全端子信号は完全に遮断される。

従って、ＲＡＭ２は端末機とメモリカードとの結合部（
通常コネクタ）において引抜く瞬間に発生するレベル変
動９時間差等ノイズの影響を受けないため、その記憶デ
ータは破壊することは無く、保証される。この後、メモ
リカードは電源人力１４が無く、抵抗２２がプルダウン
（“Ｌ”レベルを維持）であるため、人出力バッファ接
／断信号２４が“Ｌ″レベルなり記憶データを保持する
。この時の内部電源１５は電池６により供給される。

端末機における信号２３の発生手段として、第２図に示
すようなスイッチによる方法または第３図に示すような
端末機のｃｐＵｆｔ＋ＩＩ？ｉｌによる方法がある。こ
れらの図において、２５はメモリカード、３０．４０は
バッファ、３２はスイッチ、３１はＣＰＵの割込み信号
またはＩ１０ボートへ接続される信号線、４１はＣＰＵ
のソフトウェア制御からの信号線である。これらの方法
では、信号２３をメモリカード２５に供給すると同時に
端末機のＣＰＵの割込み端子またはＩ１０端子に加える
ことにより、メモリカードのアクセス状態（書込み。

読出し）を中止することができるため、挿入、引抜き時
の誤書込み、誤読出しは完全に防止できる。

最後に、動作モード３について以下説明する。

・　　動作モード２においてメモリカードを引抜いた状
態から、端末機へ挿入する場合の動作を以下に示す、端
末機とＲＡＭ２の全端子信号が完全に遮断されているの
で、端末機が活線状態（通電状態）である場合にメモリ
カードを挿入しても、記憶データは破壊されることは無
く保証される。以降の動作は、モード１．モード２に同
じであるので省略する。

なお、上記実施例によれば半導体メモリはスタチックＲ
ＡＭとしたが、電池、シリーズ抵抗、保護ダイオードを
除けば本発明は他の半導体メモリにも適用可能である。

例えばＯＴＰ　（ワン・タイム・プログラマブル）ＲＯ
Ｍ、マスクＲＯＭ、ＥＥＦＲＯＭにおいても上記実施例
と同様の効果を達成できる。

〔発明の効果〕

以上のように、本発明に係るメモリカード回路によれば
、以下に示す効果がある。

１）半導体メモリの全端子信号を単方向、双方向バッフ
ァを介して端末機と接続したので、多数の半導体メモリ
を使用しても単品と同じ電気特性を達成できる。

２）電源入力と半導体メモリ間にシリーズトランジスタ
を設け、端末機からのカード挿抜信号により制御され電
源入力を検出する電源電圧検出回路を設け、前記シリー
ズトランジスタ及び上記バッファを電源入力が規定値以
上の時は接、規定値以下の時は断とするようにしたので
、端末機と半導体メモリを前記バッファで遮断でき、端
末機が活線状態にある場合にメモリカードの挿入、引抜
きを行っても記憶データが破壊することを防止でき、ま
た、電池電流が端末機に流出することを防止できる。さ
らに、半導体メモリのアクセス中であってもそのアクセ
スを中断することが可能となり誤書込み、誤読出しも防
止できる。

３）所持携帯時にメモリカードの入出力端子をプルアッ
プ、プルダウン抵抗で接地するので、入出力インピーダ
ンスは単体の半導体メモリに比較し格段に小さくなり、
静電気耐量、電磁界耐量は格段に向上する。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリカード回路を示
す図、第２図はスイッチによるカード挿抜信号入力を説
明するための図、第３図は端末機のｃｐｕによるカード
挿抜信号入力を説明するための図、第４図は従来のメモ
リカード回路を示す図である。 １はスタチックＲＡＭ群、２はスタチックＲＡＭ、３は
アドレスデコーダ回路、４は保護ダイオード、５はシリ
ーズ抵抗、６は電池、７はコンデンサ、８はアドレスバ
ス信号、９はチップイネーブル信号、１０はライトイネ
ーブル信号、１１はアウトプットイネーブル信号、１２
はデータバス信号、１３はスタチックＲＡＭ選択信号、
１４は電源入力、１５は内部電源、１６はシリーズダイ
オード、１７はプルアップ抵抗、１８は単方向３ステー
トバッファ回路、１９は双方向３ステートバッファ回路
、２０はシリーズトランジスタ、２１は電源電圧検出回
路、２２はプルダウン抵抗、２３はカード挿抜信号入力
、２４は入出力バンファ接／断信号。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）所持携帯形のメモリカードを有するメモリカード
   回路において、 半導体メモリと端末機間をインターフェイスするための
   、該半導体メモリのアドレスバス、コントロールバスに
   接続された単方向３ステートバッファ回路及びデータバ
   スに接続された双方向３ステートバッファ回路と、 上記メモリカードの電源入力と上記半導体メモリ間に設
   けられたシリーズトランジスタと、上記端末機からのカ
   ード挿抜信号によりその動作、非動作状態が選択され、
   上記メモリカードの電源入力を検出して上記シリーズト
   ランジスタ、上記単方向３ステートバッファ及び双方向
   ３ステートバッファを該電源入力電圧が規定値以上の時
   は導通状態、該規定値以下の時は遮断状態とする電源電
   圧検出回路と、 上記メモリカードの全端子信号に設けられたプルアップ
   抵抗及びこれを接地するためのプルダウン抵抗とを備え
   たことを特徴とするメモリカード回路。