JPH01116730A

JPH01116730A - デイジタル信号処理プロセツサ

Info

Publication number: JPH01116730A
Application number: JP27481087A
Authority: JP
Inventors: Atsumichi Murakami; 篤道村上; Isao Uesawa; 上澤　功; Masatoshi Kameyama; 正俊亀山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-10-30
Filing date: 1987-10-30
Publication date: 1989-05-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、主に信号系列を対象とした演算処理を実行
するディジタル信号処理プロセッサに関するものである
。

〔従来の技術〕

第１図は９例えば昭和６１年度電子通信学会通信部門全
国大会シンポジウム予稿（４８１０−１）に示された従
来のディジタル信号処理プロセッサであるＤ８８Ｐ１（
Ｄｉｇｉｔａｌ　　５ｐｅｅｃｈ　８１ｇｎａｌＰｒｏ
ｃｅｓｓｏｒ　１　　）の構成を示すブロック図であり
９図において、（１）は命令アドレスを制御するスタツ
クを内蔵したプログラム・カウンタＰＣ，（２１はマイ
クロ命令を記憶した命令マスクＲＯＭ、＋３１はこの命
令マスクＲＯＭ＋２１ないし外部から入力されるマイク
ロ命令をマシンサイクル毎ＩｃＩ語入力するインストラ
クション・レジスタエＲＯ０（４）はこのインストラク
ション・レジスタエＲＯ＋３１へ入力されたマイクロ命
令中のデコードが必要なビットフィールドのみを入力す
るインストラクションレジスタＩＲＩ、＋５）はこのイ
ンストラクションレジスタエＲ？　１４１へ入力された
マイクロ命令をデコードするインストラクションデコー
ダ、（６）はマイクロ命令を各機能部へ分配するプログ
ラムバスＰ−Ｂｕ８．（７１はこのプログラムバフ、　
Ｐ　−Ｂｕｓ　（６）から出力されるマイクロ命令中の
即値（１８ビット幅）を入力し、データバスＤ　−Ｂｕ
ｇ（８）へ出力するレジスタフ工、（８）は演算に伴う
データの内部転送に用いられる１８ビット幅のデータバ
スＤ−１３ｕｓ、（９）はデータメモリのアドレスモー
ド指示をプログラムバスＰ　−Ｂｕｇ　（６１から入力
するレジスタＡＭ、［１１は間接アドレス生成に使用す
るアドレスポインタ情報を保持する４ＷＸ１６ビツト幅
のレジスタＡＤ、ｆｕｌｌは外部データーメモリのペー
ジを指定する３ビット幅のページレジスタＰＲ，ｆｆ２
は同時に最大３つのアドレス生成が可能な９ビット幅の
アドレス算出器ＡＡＵ、＋１３はアドレスレジスタＡＲ
Ｏ，ｆ１４１はアドレスｌｌレジスタＡＲＩ、１１５は
アドレスレジスタＡ１２，１１８はアドレスセレクタＲ
ＡＳ、（１７１はループカウンタＤｏ、（Ｊ棒ハプロセ
ッサの動作モードおよび状態の表示を行うステータスレ
ジスタ８Ｒ，α傷はシリアルエ１０ポートＳｘａ／″１
、Ｓｏｎ／ｌ（至）と外部データメモリとの間で直接デ
ータ転送を行うＤＭＡ制御部、翰は外部データメモリへ
出力する１２ビット幅のアドレスを保持するアドレスレ
ジスタＡＲ，１２１１は５１２ＷＸ１ａビツトの容量を
持ち、同時Ｊｌｃ２つのデータの読出し、書込が可能な
デュアルポート内部データメモリ２、Ｐ−ＲＡＭ、＠は
被演算入力データを保持するレジスタ・Ｄ　Ｐ　Ｏ、■
は演算入力データを保持するレジスタＤＩ’　１．勾は
１２Ｅ６ビツトフオーマツトの浮動小数点乗算を行う乗
算ｉ５１ＦＭＰＬ、＠はこの乗算器Ｆ　Ｍ　Ｐ　Ｌ　ｅ
）４）の結果を保持するレジスタＰ、＠はセレクタ、■
はセレクタ、（至）は主に１２Ｅ６ビントフオーマツト
の浮動小数点演算を実行する浮動小数点算述論理演算１
ＦＡＬＵ、＠はこの浮動小数点算述論理演算１５ＦＡＬ
Ｕ（至）の出力を保持し、累算等に使用する４ＷＸ１８
ビツトのアキュームレータＡａａＯ〜ＡＯＣ！３．ωは
外部データメモリに対する読出し／−ｉｔ込みデータを
一時保持する目的でデータバスＤ　−Ｂｕｓ　（８）に
接続されたデータレジスタＤＲ，Ｏｎは外部データメモ
リの読出し／書込制御回路Ｒ／　Ｗ　Ｃｏｎｔ　、　ｅ
３３は外部デバイスとの間で全２重２チヤンネルのシリ
アルデータ転送を実行するシリアルエ１０ポートＳ工０
／１　、８００／１　、　＠は割込制御回路工ｎｔ。

Ｃｏｎｔ、　、（至）は外部データメモリバス制御回路
Ｂｕ８０ｏｎｔ、　、（至）は内部タイミングを制御す
るクロンクＹｆｉＩ御回路ＣＬ　Ｋ　Ｃａｎｔ、　＋（
至）はセレクタである。

第８図は第７図に示したディジタル信号処理プロセッサ
ＤＢ８Ｐ１のマイクロ命令実行シーケンスを説明したタ
イムチャートであり６図において。

顛は４相のクロックからなるサイクルタイミング。

０υはプログラムカウンタＰ　Ｏ１１）のアドレス出力
およびインストラクションレジスタＩ　ＲＱ　＋３１へ
のマイクロ命令入力のステージを示すフェッチステージ
タイミング、冊はインストラクションレジスタエＲ１ｔ
４）へ入力されたマイクロ命令をインストラクションデ
コーダ（５）でデコードするデコードステージ・タイミ
ング、伽３はデコードステージにおいてアドレス算出器
ＡＡｔＴ（１２の更新を行うタイミング、＠４は浮動小
数点乗算！ＰＭ　Ｐ　Ｌ＋２４１が動作を行うタイミン
グ、０９は浮動小数点算術論理演算器ＦＡＬσ（至）が
演算を行うタイミング、咽はデータバスＤ　−Ｂｕｓ　
（８）を経由してレジスタ間のデータ転送を行うタイミ
ング、包ηはデータレジスタＤＲＩ３１を介して外部デ
ータメモリへデータの読出し／書込みを行うタイミング
である。

第９図は第１図に示したディジタル信号処理プロセッサ
ＤＥ１８Ｐ１の４グル一プ忙分類された１語当り３２ビ
ット幅で構成されるマイクロ命令の構造を示す図であり
、鏝は命令動作手順を制御するシーケンス命令、　　（
５１）　　はステータスレジスタ８Ｒ（ｌη、アドレス
算出ＷＡＡＵ［１２，ＤＭＡ制御部（Ｉｇのモード設定
・初期値設定を示すモード命令。

（５２）は主に浮動小数点算術論理演算器ＦＡＬＵ＠に
対する実行とそれに伴う並列データ転送を制御する演算
命令、　　（５５）　　は任意のレジスタないしデータ
メモリへ即値ロードを実行するロード命令である。

次に動作について説明する。以下、簡単のために各部の
名称は前記説明中で用いた略称を用いるものとする。

先ず、第１図に基づき全体の概略動作を説明する。本信
号処理プロセッサはＰ　−Ｂｕｓ　（６）とＤ　−腕θ
（８）が分離された構成を持ち、工ＲＯ（３１へのマイ
クロ命令入力、　　Ｐ　−Ｂｕｓ　（６１を介したマイ
クロ命令の転送、インストラクションデコーダ（５）に
よるマイクロ命令のデコード、　　Ｄ−Ｂｕｓ（８）、
　　ＩＰＭＰＬ＋２４１．　　ＦＡＬＵｆｉ等による命
令の実行をパイプライン処理によって並列に処理を行う
。ここで、　　Ｄ　−Ｂｕｓ　（８）、　　２　Ｐ−Ｒ
Ａ　Ｍ（２１１を始めとする各実行二二ントは全てレジ
スタベース、すなわち、入力と出力は全てレジスタに接
続された形式となる。このレジスタへのアクセスタイミ
ングは、マシンサイクルの前縁で出力し、マシンサイク
ルの後縁でレジスタヘセットが行われる。すなわち、実
際（処理されるデータは同一マイクロ命令によってレジ
スタへセットされた内容ではなく、１以上前のマイクロ
命令でレジスタへセットされた内容となる。

これを、遅延動作（デイレード動作）と呼び、レジスタ
で演算部内の各部を区切ることで各部を並列に動作させ
ることが可能となる。例えば、　　ＦＭＰＬＱ４は本プ
ロセッサではマシンサイクル毎に１回浮動小数点乗算を
常に実行している。ここへ演算データを入力する場合に
は、先ず１つ前のマイクロ命令で：ｏｐｏｃｃ、ｎｐｔ
＠ヘデータをセットし。

１つ以上後のマイクロ命令でＰ（ハ）にセットされて　
。

いる内容を取り出すことで乗算結果を得る。この内容を
取シ出すまでの間ＤＰＯＩ２’３．ＤＰＩ（至）、Ｐ（
５）によってデータを保持することから１本来はデータ
入力９乗算、データ出力と３マイクロ命令を必要とする
１回の乗算も、連続して処理を行う場合には９等価的に
１マイクロ命令に１回処理を行うことができる。

ＤＥＩＩ９Ｐ１ではＦＭＰＬ２４とＦＡＩ＋Ｕ（至）が
Ｐ（至）を介して接続され、ＦＡＬＵ（至）はＡＣ！Ｇ
ｏ〜ＡＣＣ３のでＰ２！２の内容を累算可能な様構成さ
れている。

これは、　　Ｌｏｕｉｓ　Ｅｉｃｈｉｒｍ　　がＩ！ｆ
ｌｅｃｔｒｏｎｉｃｓ１９１９年１２月２０日号で発表
した論文”Ｐａｃｋｉｎｇａ　ｓｉｇｎａｌ　ｐｒｏｃ
ｅｓｓｏｒ　ｏｎｔｏ　ａ　ｓｉｎｇｌｅ　ｄｉｇｉｔ
ａｌｂｏａ（１″に示した乗算器−累算器の１対と同様
。

フィルタリング＊　　ＦＩ　Ｔ　（Ｆａａｔ　Ｆｏｕｒ
ｉｅｒ　Ｔｒａｎｓｆｏｒｍ）のバラフライ演算等で多
用される積和演算の１項を１マシンサイクルで実行する
ためのものである。

積和は例えば以下の式に従う。

本プロセッサにおいては１項の積和はＤＰＯ＠。

ＤＰＩ（ハ）へのデータ入力、ＩＦＭＰＬＧ４）での乗
算。

ＦＡＩ、ＵＦ４）ｍでＰ（至）ヘセットされ九乗算結果
とＡＣＯＯ〜ＡＣ３Ｃ５＠の累算の３マイクロ命令を必
要とする。もちろん連続して処理を行う場合には１等価
的に１マイクロ命令に１回、１項の積和を実現すること
ができる。当然、この様に１マイクロ命令に１回、１項
の積和を実行するためには１マイクロ命令毎に前出の式
中のａｉｌ　　ｂｉに相当する２つの入力データをＤＰ
Ｅ＠、ＤＰＩ（ハ）へ入力することが必要となる。その
ため、２Ｐ−ＲＡＭ２１１ＶＣよってこの２つの入力デ
ータを供給可能とし。

Ｄ　−Ｂｕｓ　ｔ８）へのバス競合を避けるため、２Ｐ
−ＲＡ　Ｍ　２１１から読出されたデータはＤ　−Ｂｕ
ｓ　ｔ８）を介さずにＤＰＯ（２’３．ＤＰＩ（至）へ
直接転送するパスを備える。主としてこの２Ｐ−ＲＡＭ
２１１の２入力データのアドレス指定のため、ＡＡｔ７
（ＩＪはＡＲＯ（１３）。

ＡＲ１１１４）、ＡＲ２１Ｌ５１を介して出力される９
ピント幅のアドレスデータ中の２つを選択して出力する
手段を備える。こ０ＡＡＵｕ３は２Ｐ−ＲＡＭＣＪＩＩ
からの２入力データアドレスとＤＲＣ３ｆ）、ＡＲ■を
介した外部データメモリへの１出力デ一タアドレス場合
にのみ最高３つのアドレスを同時に指定できる様に構成
される。各々のアドレス指定は全て。

Ａ　Ａ　Ｕ　［２の内部に設定されたアドレスポインタ
を用いたいわゆる間接アドレス指定方式のみとなってお
り、ム１ｏ（１３に対してはインクリメント、モジュロ
、ビットリバース、リピート、インクリメントベースア
ドレス、インクリメント値の更新等が可能であＬ他のＡ
Ｒｉ４．ＡＲ２１Ｌｉは単純なインクリメントのみが可
能となっている。ＡＡＵα２は９ピント自然２進形式で
のみアドレス演算が可能であシ、外部データメモリアド
レス１２ビットを指定する時は、この９ビツトにＰＲｌ
ｌｌｌで指示される３ピントのメモリページ指定とあわ
せて１２ビツトとする。

一万、ＩＦＭＰＬｔ２４１．ＦＡＬＵ（２）は１２Ｅ６
の正規化浮動小数点形式で演算を実行するため、２Ｐ−
ＲＡＭｅｌｌ、ＤＰＯ■、ＤＰＩ（ハ）、Ｐ（ハ）、　
　Ａｃｃｇ〜ＡＯＯ３＠、　ＤＩｔ３１１．　　Ｄ−Ｂ
ｕａｔ８）、　Ｂ工（７）は全て１８ビツト幅で９ｆｉ
、ＩＦＡＬＵ（至）で特別なアドレス初期値を算用する
ためには特種な演算モードを必要とする。このため、Ａ
ＲＯ（１謙、ＡＲ１ｔｌ瘤。

ＡＲ２ｄ、ＡＲ■とＡｃａ（１〜ＡＯＣ３（２）へセツ
トされる演算結果データの間のデータ互換性は無い。

ＤＭＡ制御部＋１１は合計２チヤンネルの全２重シリア
ルエ１０ポートＳ工０／１．ｓｏＯ／Ｎｉ３の入出力デ
ータと外部データメモリ間とのデータ転送をマイクロ命
令とは独立に実行する。ＤＭＡ制御部（１９によるデー
タ転送にはＤ　−Ｂｕｓ　（８）、　Ａ　Ｒ（２１）。

ＤＲＣ３Ｇを使用するため、インストラクションデコー
ダ（５）で制御されるマイクロ命令動作とこの内部リソ
ースの競合が生じる危険がある。

これを回避する目的でＤＭＡ制御部α９によるデータ転
送の際には１ワードにつき、６マシンサイクルの間イン
ストラクションデコーダ（５）を休止し。

マイクロ命令による動作を止める。

以上ｆ：まとめると、ＤＢＳＰｌはマイクロ命令実行時
に１マイクロ命令内で以下の動作を並列に実行すること
が可能である。

■　Ａ　Ａ　Ｕ　０３による最大３種の９ビツトアドレ
ス演算。

■　ＦＭＰＬｅＪ４による１２Ｅ６の浮動小数点乗算Ｏ ■　ＦＡＬＵ（２）による１　２ＦＸ６の浮動小数点演
算。

■　２Ｐ−ＲＡＭｃ！１１とＤ　−Ｈｕｅ　（８１，Ｄ
　Ｒｆｉを介した外部データメモリ間でのデータ転送。

■　２チヤンネルの全２重シリアルエ１０ポートＳ工０
／１．Ｓｏｎ／ＩＣＲとＤ　−Ｈｕｅ　（８）ＩＤＲＣ
３１を介した外部データメモリ間のＤＭＡデータ転送。

次に第８図に基づき、ＤＢＳＰｌのマイクロ命令実行タ
イミングについて説明する。ＤＢＳＰｌのマシンサイク
ル＋４１は１マシンサイクルを４つに分割しｆｃＰＯ〜
Ｐ３の４相のタイミングによって動作し、１マシンサイ
クルのサイクルタイムは公称５０　ｎａｅｃ　　と高速
である。このため、１マシンサイクル内で命令マスクＲ
ＯＭ　＋２１からのマイクロ命令読出し、インストラク
ションデコーダ（５）によるマイクロ命令のデコード、
　　ＦＭＰＬＣＩ！４１．　　ＦＡＩ、Ｕ（至）等の内
部リソースによる命令の実行の３つの動作を行うことは
実状では困難である。そこで。

ＤＢ８Ｐ１ではこの３つを各々１マシンサイクル毎のス
テージに分割し、３段パイプラインを構成して高速動作
を実現している。この３段パイプラインの各ステージで
は以下のことが実行される。

■　フェッチ・ステージ０υ ｐｃ（１）によるマイクロ命令アドレス出力と命令マス
クＲＯＭ　＋２）からのマイクロ命令読出し。および、
工！ｔ　Ｏ（３１へマイクは命令セット。

■　デコード・ステージゆ、（至）工ＲＯ（３）から工Ｉｔ　１　（４１へのマイクロ命令
転送とインストラクションデコーダ（５）Ｋよるマイク
ロ命令デコード。および、プログラム制御モードのセッ
ト。

工ＲＯ（３１からｐ　−ｂｕｓ　（６）へのマイクロ命
令転送とＡＭ＋９１．　　ムＤ（Ｉｎを介したＡＡｔＴ
ｌ１２Ｏアドレス演算。

■　実行ステージ（財）、卿、■、（４ηＦＭＰＬＨ，
Ｆ’ＡＬＵ＠によるデータ演算。

Ｄ　−Ｂｕｓ　（８１ｒよるデータ転送。ＡＲ（２５゜
ＤＲ（至）を介した外部データメモリ・アクセス等。

これＫより、ＤＢ８Ｐ１は１マイクロ命令の実行に３マ
シンサイクルを必要とする。しかし、パイプライン手法
によシ等価的に１マシンサイクル毎に１マイクロ命令の
実行が可能となる。このため、命令マスクＲＯＭ　＋２
）からマイクロ命令を読出す時点から実際に命令を実行
する時点まで２マシンサイクルの遅延を生じる。内部リ
ソースにおけるタイミング競合を完全に防止する目的で
内部バスをＰ　−Ｂｕｓ　＋６）　、　　Ｄ　−Ｂｕｓ
　（８）に分離し、これに伴って命令マスクＲＯＭ　＋
２）と２Ｐ−ＲＡＭ（２］）を分離した構成を取るのは
このためによる。しかし１分校命令等では実際に分枝す
るのは■のデコードステージであるためその時点で工Ｒ
Ｏ（３）へセット中のマイクロ命令は実行されてしまう
。すなわち。

分枝命令の次に書かれた命令は無条件に実行されてしま
うこととなる。これを避ける目的でＤＢＳＰｌでは分校
命令を実行中は次の命令をＮ　ＯＰ（ノーオペレーショ
ン）へ自動的に変更することとしている。この機能はマ
イクロ命令記述の簡単化をねらったものであるが分枝動
作では１マシンサイクルのロスが生じ、更Ｋ　Ｄ　−Ｂ
ｕθ（８）を用いた間接分枝では２マシンサイクルのロ
スを生じる。一般に命令記述の頭序を考慮することによ
って約８０％程度の無条件分枝は次命令を実行しても問
題が生ぜず、前記ロスの回避は可能であるがＤＳＩ９Ｐ
１ではこれが不可能である。

次に、第９図に基づきＤＢ８Ｐ１０マイクロ命令セット
について説明する。マイクロ命令のセットはシーケンス
、モード、演算、ロード命令の４種のみである。

シーケンス命令は分枝、ループ、サブルーチンコールを
制御するものであり主にＰ　Ｃ１１１に対する命令を担
当する。モード命令はＡ　Ａ　Ｕ　Ｔ１７Ｊセレクタ１
１．１，０（ｌη、ＥＩＲＱＩ、ＤＭＡ制御部ｆｉＩＫ
対する初期値およびモード設定を行う命令である。ロー
ド命令はＢ工（７）を介してＤ　−Ｂｕｓ　（１３）に
接続されたレジスタに即値（１８ビット幅）をロードす
る命令である。以上のマイクロ命令ではその操作対象と
なるリソースが命令動作によって一定となる。−方、演
算命令に関しては前述の並列動作可能な内部リソースの
全てを直接指示する必要がある。このため、演算命令の
ビット長が最多となｊｊ）、　　ＤＢ８Ｐ１は３２ビッ
ト幅の水平マイクロ命令を使用している。ここでＦＭＰ
ＬＣ！４１はフリーランとし、前述の様忙命令で直接指
示を行わない。ＩＰ　Ａ　Ｌ　ＵｆＪＫ対する動作指定
は命令で直接指示を行い２例えば以下のものがある。

■　絶対値１ｘ１ ■　符号相関Ｓｉｇｎ　（Ｙ）・Ｘ ■　加算　Ｘ＋Ｙ ■　減算　Ｘ−Ｙ ■　最大値ＭＡＸ（Ｘ、Ｙ） ■　最小値Ｍ工Ｎ（Ｘ、り ■　固定→浮動変換ＩＰＬ　Ｔ　（Ｘ）■　浮動→固定
変換？工Ｘ　（Ｘ） ■　シフト　　　　Ｒ１、Ｉ＋１〜Ｌ８■　論理　　Ａ
ＮＤ　、ＯＲ、ＥＯＲ、ＮＯ？■　仮数加算　ＸＭ　＋
　ＹＭ ■　指数減算　　ｘｌ　−ｘＥここで問題となるのは、ＤＩ３８Ｐ１では浮動小数点演
算を基本とし、論理・アドレス演算を行う場合に固定小
数点演算となる点である。前述の様に両者には互換性は
なく１例えば演算結果忙よってメモリのアドレス指定を
行う場合、ＦＡＬＵ（至）において■の命令を実行する
必要がある。また。

一般の信号処理では浮動小数点でデータの入出力を行う
ことはあまりしないため、デー遡入出力毎に■ないし■
の命令を実行し、データ変換を行う必要がある。

次に問題となるのは浮動小数点データを正規化する際に
常にビットの切捨てを行うことである。

信号処理プロセッサでは演算精度が有限であるために当
然演算誤差を伴う。しかし、ビットの切捨てのみでこれ
に対応する場合、演算結果が常に絶対−値を取った場合
を考えると真値よりも小となることとなり、誤差がラン
ダム化されない。これは演算語長を拡大することで容易
に無視できる程の量とすることが可能であるが９通常の
信号処理プロセッサでは高速動作を要求されるためＫこ
れには限界がある。

この様な問題は特にエエＲ型ディジタルフィルタ（巡回
型）、フレーム間処理を行う画像信号処理では無視でき
ず、Ｄ８ＥＩＰ１においては処理結果を論理演算命令等
によって丸め（四捨五入）することが必要となる。更に
、一般の信号処理アルゴリズムでは演算精度が単位処理
毎に種々規定されることが多く、その精度は必ずしも信
号処理プ・　ロセッサの演算語長とは一致しない。この
場合には単位処理毎に演算データのフォーマット変換を
ＦＡＬＵＩ２１を用いてくシ返すこととなる。

次に問題となるのは、ＤＢ８Ｐ１では高速処理可能な演
算が前述の積和演算のみに限定されることである。これ
は旧来の代表的な信号処理アルゴリズムであるＦＰＴ、
Ｆ工Ｒフィルタでは十分な例えば以下の式で表わされる
もの等も高速処理することが要求される。

Σ　１ａ１−’ｂ１　ｌこの様な演算はＤＢ８Ｐ１ではサポートできず。

全て単一の四則演算に分解して処理する必要があるため
１項の算出に３積の別々の演算を実行しなくてはならな
い。この時、１項毎に上式の結果を算出すると遅延のた
６１項当り３Ｘ３＝９命令を必要とし、処理多重度が極
度に低下する。もちろん２Ｐ−ＲＡＭ＋２１１を使用し
て中間結果をセーブすることで差分十自乗累算という分
類によって多重度を上げることができるが、限られたデ
ータメモリ空間を有効に利用することが困難となり、多
重のデータを処理できない。

例えば第１０図に示す様な２進木探索を行う場合を考え
る。ここで、２Ｐ−ＲＡＭ＋２１１上には入力ベクトル
Ａかセットされ１図中で番号付けされた各ノードには本
状に構造化された参照ベクトルＢが外部データメモリに
第１１図に示す様に配置されているものとする。

入力ベクトルＡと参照ベクトルＢとの間の近似度を表わ
す評価関数は差分絶対値和Σ１ａ１−ｂｉｔ＝　　１（Ａ＝（ａｉ　＋　（１２）　ｒ”’＋　ａＮ）　＋　
Ｂ＝（ｂｌ　＋　ｂ２　＋　”、＋ｂｓ））　とし、こ
の結果が最小となるものを各段で２進本状に選択し、最
終的に最も近似度の高い参照ベクトルを得るものである
。この時、各段の参照ベクトルＢは現時点のノード番号
がｎの場合。

２ｎ＋１と２ｎ＋２のノードの２つの参照ベクトルＢと
の間で近似度を求めその結果から次段で比較する参照ベ
クトルのノード番号を算出する。この処理をＤＢ８Ｐ１
で実現した場合は以下の命令ステップ数を必要とする。

・入力データの変換Ｎ＋２ステツプ１１１ベクトルの評価値算出９Ｂ＋２ステツプ・評価値の丸め約３ステツプ・評価値の比較４ヌテツプ・次ノードの参照ベクトルアドレヌ算用約９ヌテツプこれは評価値算出に要するヌテツプの理想値を２Ｎヌテ
ツプとし、アドレスと入力データの変換が不要であった
場合の約９倍のステップ数となる。

更に、この様な処理の場合、同一処理が連続しないこと
となるため、常に命令の前後関係を意識する必要がある
。このため、処理効率が大幅に劣化するのみならず、プ
ログラム作成が非常に煩雑となり、ソフトウェア開発の
工数上も問題となるのは明らかである。

〔発明が解決しようとする問題点〕

従来のディジタル信号処理プロセッサは以上の様に構成
されているので例えば以下の様な問題点があった。

啼常に命令の前後関係を意識してプログラムを作成する
必要があり、同一の命令を連続して行わない限り処理効
率が上がらない。

・アドレスとデータのフォーマットに互換性がなく、テ
ーブルルックアップ等を行う場合等ではデータ毎にフォ
ーマット変換を行う必要がある。

・演算器が積和のみを対象とするため、これ以外の演算
では効率が極度に劣化し、プログラム作成も煩雑化する
。

・データの演算精度の制御が困難であり、丸めを自動的
に行うことができない。

・２入力・１出力演算全てをデータメモリから同時に読
出し／−！Ｆ込みを行うことができず例えばベクトルデ
ータの処理では効率が極度に劣化する。

−間接アドレスのモード指定が命令中で即時にできず、
アドレスのモード変更を行う毎に処理を中断する必要が
ある。

この発明は上記のような問題点を解消するためだなされ
たもので、以下の点を実現した柔軟性に富み、簡易な装
置開成のディジタル信号処理プロセッサを得ることを目
的とする。

・命令の前後関係を意識せず、同一演算のくシ返しが少
い処理でも効率が低下しない。

・アドレスとデータ７オーマントに互換性を有し、高速
な探索を行う。

・積和のみならず他の高度な処理をも高速処理を行う。

φデータ演算時の演算精度を簡易な手段で効率良く制御
する。

・演算器へのベクトルデータの高速入出力。

・柔軟性の高いアドレッシング方法。

〔問題点を解決するための手段〕

この発明に係るディジタル信号処理プロセッサは、命令
実行パイプラインステージにデータメモリからデータを
読出し演算器へデータを入力するステージと、演算器か
らデータを出力しデータメモリへ書込みを行うか演算器
中の累算器を用いて累算ま念はデータ丸めを行うステー
ジを加えた５ステージ構成とし、５２テージ中の実行ス
テージに対応して演算器中にバレルシフタ、乗算器、算
術論理演算器を同列に配置し、書込／累算ステージに対
応してこれらの次段忙正規化用バレルシフタを接続しこ
の出力を丸め／累算用加算器への入力ないし演算器の出
力とするとともに、内部データメモリを２面の２ポート
メモリで構成し各面の１つの読出しポートを対応する演
算器の２本の入力バスへ接続し、他方の読出し／書込み
ポートを演Ｗ、器の１本の出力バスないしＤＭＡ転送用
バスに接続し、命令実行ステージに対応して演算器に対
する２入力１出力のデータメモリアドレスを２次元的に
並列生成を行うアドレス生成部と、内部データメモリと
外部データメモリ間でＤＭＡバスを用いて２次元的なデ
ータ転送うＩ）　Ｍ　Ａ　ＩＪ御部を設け、このアドレ
ス生成部、ＤＭＡＩＪ御部と演算部のデータ・フォーマ
ットに互換性を有する様に構成したものである。

また、この発明に係るディジタル信号処理プロセッサは
９種々の演算だ対する演算器動作を１意に特定し、これ
に対応する機能コードと前記正規化用バレルシフタ、２
入力、１出力に対する２ソースと１デステイネーシヨン
制御コードを組合せてマイクロ命令コードを構成したも
のである。

〔作用〕

この発明における命令実行パイプラインステージは遅延
動作を考慮したマイクロ命令の記述をほぼ不要とし、同
一命令のくり返し処理が少い場合でも高効率処理が可能
である。

この発明における演算部は積和、差分絶対値和。

差分自乗和の１項の計算とデータの桁調整・および丸め
処理を等価的に１マシンサイクルで実行する。更に、こ
の発明における内部データメモリとバス構造は演算部に
対する２入力・１田方のデータ転送を演算と並列に行う
ものでアシ、これと２次元的アドレス生成を行うアドレ
ス生成器との組合せによシベクトルデータの演算を効率
良く処理する。

この発明におけるアドレス生成器のデータフォーマット
を演算器のデータフォーマットと互換性を有するととに
より９例えばテーブル・ルックアップ、辞書の参照等の
処理においてデータ変換が不要となる。

この発明におけるＤＭＡ制御部は内部演算と並列忙外部
データメモリから２次元的データ入出力を行い、演算デ
ータの入出力に要する処理時間を効果的に削減する。

最後に、この発明におけるマイクロ命令セットは内部１
１／Ｖｌリソースの動作の組合せを一意に指定すること
でプログラム記述の煩雑さを解消し。

各マイクロ命令毎にデータの桁数・８よびソース。

デスティネーションのアドレス生成式を指定することで
、複雑なデータ演算の桁ｖ４整や各種データメモリのス
キャン（走査）方法を直接制御することができる。この
ため、命令の前後関係を考慮する必要性を最小限度にお
さえることができ、プログラム記述が簡易化され、縞級
言語（例えばＣ言語等）で記述することが容易になる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明によるディジタル信号処理プロセッサ
の概略を示すブロック図であり９図において、　　（１
００）は外部拡張マイクロ命令メモリへ接続するための
外部プログラム・バス、　　（１０１）は内部だ実装さ
れた書込み可能命令メモリｗｃｓ。

（１０２）は外部プログラム・バス（１００）又は書込
可能命令メモリＷ　（！　Ｂ　（１０１）から読出され
るマイクロ命令を入力し、命令実行パイプラインにおい
て所定の動作制御を行うシーケンス制御部、　　（１０
３）はデータメモリに対する２入力・１出力アドレスを
並列に生成するアドレス生成部、　　（１０４）はこの
２入力・１出力データを並列に転送するため、に備えら
れた各々２４ピツトの幅を有する３本の内部データバス
、　　（１０５）はこの３本の内部データバス（１０４
）中の１つを選択し、外部データバス（１１１）に接続
する外部データメモリエ／Ｆ部、　　（１０６）は３本
の内部データバス（１０４）に接続され、所定の演算を
行う演算部、　　（１０７）は１本の読出しポートと１
本の読出し／書込みポートを備え、内部データバス（１
０４）に接続され念内部データメモリＭＯ。

（１０８）は同様に内部データメモリＭｌ、（１０９）
は外部データメモリアドレス生成器と内部データメモリ
アドレス生成器を独自に備えたＤＭＡ制御部。

（１１０）は外部データバス（１１１）と内部データメ
モリＭ　Ｏ（１０７）ないし内部データメモリＭ　１　
（１０８）との間のＤＭＡ転送を行うＤＭＡバス、　　
（１１１）は外部の拡張データメモＩＪ　Ｋ接続する外
部データバス、　　（１１２）はシーケンス制御部（１
０２）へ外部からリセット信号を入力するリセット端子
、　　（１１３）は同様に外部から割込制御信号を入力
する割込端子である。

第２図は第１図における演算部（１０６）の構成例を示
すブロック図であり９図において、　　（１２０）は３
本の内部データバス（１０４）中の被演算データを転送
するＸ−バス、　　（１２１）は同様に演算データを転
送するＹ−バス、　　（１２２）は同様に出力データを
転送する２−バス、　　（１２３）は１マシンサイクル
で入力データを所定のビット数シフト／ローテートを行
う２４ビツト語長のバレルシフタＢ−８ＦＴ。

（−１２４）は１マシンサイクルで所定の算術論理演算
または差分絶対値の算出を行う２４ビツト語長の算術論
理演算器Ａ　Ｌ　Ｕ、　　（１２５）は１マシンサイク
ルで２４ビツトの乗算を行い４７ビツトの結果を出力す
る乗算ｉ５ＭＰＹ、　　（１２６）は算術論理演算器Ａ
　Ｌ　Ｕ　（１２４）の量分出力を一時保持し０乗算器
Ｍ　Ｐ　Ｙ　（１２５）の自乗入力ポートへ出力するこ
とで差分自乗を算出するためのデータ・パイプラインレ
ジスタＤＰＲＯ，（１２７）はバレルシ７りＢ−８ＩＦ
　Ｔ　（１２３）の２４ビット出力ま喪は算術論理演算
器Ａ　Ｌ　Ｕ　（１２４）の２４ビット出力の一方を選
択し、データ・パイプラインレジスタＤ　Ｐ　Ｒ１、（
１２９）へ出力するマルチプレクサ、　　（１２Ｂ）は
乗算ａ　ＭＰＹ（１２５）の４Ｔビツト出力を一時保持
するデータ拳パイプラインレジスタＤＰＲ２，（１２９
）はマルチプレクサ（１２υの２４ビット出力を一時保
持するデータ・パイプラインレジスタＤ　Ｐ　Ｒ１、（
１５０）はデーターパイプラインレジスタＤ　Ｐ　Ｒ１
（１２９）からの２４ビツトデータまたはデーターパイ
プラインレジスタＤ　Ｐ　Ｒ２（１２８）の４１ビツト
データの一方を選択して入力し、′／！マシンサイクル
で所定の桁数調整を行った後２４ビツトデータとして出
力する正規化用バレルシフタＮ−８ＦＴ、　　（１５１
）はこの正規化用バレルシフタＮ−Ｅｌν’Ｉ’　（１
３０）　Ｏ２４ビット出力、　　（１５２）はワーキン
グレジスタｗｒ（１３５）からの２４ビット累算用出力
、　　（１３３）は累算／丸め用加算器ＡＵ、　　（１
５４）はこの累算／丸め用加算器Ａ　Ｕ　（１５３）の
２４ビット結果出力、　　（１３５）は２４ビツト×８
ワード構成のワーキングレジスタＷｒ　、　　（１５６
）は算術論理演算ｌ５ＡＬＵのフラグ出力、　　（１５
７）はこのフラグ出力（１３６）を条件テストするフラ
グチエツク回路、　　（１５８）はこのフラグチエツク
回路の出力である１ビツトの真偽判定結果を順次記憶す
る２４×ｌビツトの条件テストシフトレジスタｔｃｓｒ
　、　　（１３９）は正規化用バレルシフタＮ−８Ｆ　
Ｔ　（１５０）においてＬ８Ｂ方向、すなわち右シフト
を指示した場合にシフトアウトされた最上位のビットを
そのまま出力する１ビツトのキャリーである。

第３図は第１図に示したディジタル信号処理プロセッサ
の内部データメモリと内部データバスの関係を説明する
図であり、　　（１４０）は内部データメモリＭ　Ｏ（
１０７）の読出しポートからの２４ビントデータをＸ−
バス（１２０）ないしＹ−バス（１２１）Ｏ一方へ出力
するデマルチプレクサ、　　（１４１）は内部データメ
モリＭ　１　（１０８）の読出しポートからの２４ビツ
トデータをＸ−バス（１２０）ないしＹ−バス（１２１
）の一方へ出力するデマルチプレクサ。

（１４２）は２−バス（１２２）ないしＤＭＡバ２　（
１１０）の書込みデータの一方を選択して内部データメ
モリＭ　Ｏ（１０７）の読出し／書込みポートへ出力す
るマルチプレクサ、　　（１４３）は同様に２−バス（
１２２）ないしＤＭＡバス（１１０）の書込みデータの
一方を選択して内部データメモリＭ　１　（１０８）の
読出し／書込みポートう出力するマルチプレクサ、　　
（１４４）は書込アドレスＤアドレス（１４７）とＤＭ
Ａ制御部（１０９）からの内部データメモリアドレスエ
アドレス（１４８）を内部データメモリＭ　Ｏ（１０７
）ないし内部データメモリＭ　１　（１０８）の読出し
／書込みポートのいずれかへ選択して（支）力するアド
レス用２−２セレクタ、　　（１４５）は内部データメ
モリＭ　Ｏ（１０７）の読出しポートアドレスであるＳ
Ｏエアドレス（１４ｔ５）は内部データメモリＭ　１　
（１０８）の読出しポートアドレスであるＳ１アドレス
、　　（１４７）は内部データメモリＭ　Ｏ（１０７）
ないし内部データメモリＭ　１　（１０８）に対する書
込みアドレス、　　（１４８）は゛ＤＭＡバス（１１０
）から転送されるデータに対応する内部データメモリア
ドレスであるエアドレスである。

第４図は第１図中のアドレス発生部（１０３）の構成を
説明する図であｆｉ、　　（１５０）はシーケンス制御
部（１０２）へ入力されたマイクロ命令中の即値で示す
ディスプレースメントデータ、　　（１５１）は２４ビ
ツト×４ワードのアドレスレジスタＡＲ，（１５２）は
１２ビツト×４ワードのインデックス修飾レジスタＩ　
Ｘ　Ｒ，（１５３）はアドレスレジスタＡ　Ｒ（１５１
）とＸ−バス（１２０）のデータ入出力バス、　　（１
５４）はインデックス修飾レジスタＩ　Ｘ　Ｒ（１５２
）とｘ−バス（１２０）のデータ入出力バス、　　（１
５５）は２４ビツト語長のアドレス加算器、　　（１５
＋５）は３系統独立に備えたアドレス生成ｉ１Ａ　Ｇ　
Ｕ、　　（１５７）は２４ビツトの書込アドレスを１マ
シンサイクル遅延させる書込アドレスパイプラインレジ
スタＤＡＰＲ３゜（１５８）は同様に書込アドレスパイ
プラインレジスタＤＡＰＲ４である。

第５図は第１図に示したディジタル信号処理プロセッサ
の５ステージで構成された命令実行パイプラインを説明
する図であり、　　（１６０）は４相で構成されるマシ
ンサイクル、　　（１６１）はフェッチステージ、　、
　（１６２）はデコードステージ、　　（１６５）はデ
コードステージ後半のアドレス更新タイミング。

（１６４）は読出しステージ、　　（１６５）は実行ス
テージ。

（，１６６）は書込／累算ステージ前半の正規化用タイ
ミング、　　（１６７）は書込／累算ステージである。

第６図は第１図に示すディジタル信号処理プロセッサの
マイクロ命令セット例の一部を示す図であり０図におい
て、　　（１７０）はロード命令、　　（１７１）は分
枝命令、　　（１７２）は１ソース演算命令、　　（１
７５）は２ソーヌ演算命令、（１７りはソース指示コー
ド。

（１７５）はデスティネーション指示コード、　　（１
７（Ｓ）はソース０指示コード、　　（１７７）はソー
ス１指示コードである。

次に動作について説明する。以下、同様に各部の名称は
上記説明で用いた略称を用いる。

先ず、第１図より、全体の概略動作を説明する。

本発明によるディジタル信号処理プロセッサは従来例と
同様プログラムバス（１００）とデータバス（１０４）
が分離された構成を持ち、シーケンス制御部（１０２）
へのマイクロ命令入力、データバス（１０４）を介した
演算部（１０６）のデータ入出力、アドレス生成部（１
０３）による２入力Ｉ１１出力データアドレスの並列生
成、内部データメモリＭ　Ｏ（１０７）　、　Ｍｌ（１
０８）ないし外部データメモリエ／　Ｆ　（１０５）に
よる外部データメモリのアクセスをマイクロ命令によっ
て並列に実行する。更に、ＤＭＡ制御部（１０９）によ
υＤＭＡバス（１１０）を介しこの内部動作と独立に内
部データメモリＭ　Ｏ（１０７）　、　　Ｍ　１　（１
０８）と外部データメモリエ／　Ｆ　（１０５）との間
でデータのＤＭＡ転送を実行する。ここで、各実行ユニ
ットは従来例と同様にレジヌタベーヌである。本プロセ
ッサでは大半の命令で遅延動作形式としないため、命令
実行パイプライン中に、データの入出力ステージを含め
ている。従って６例えば演算部（１０６）において加算
を行う場合を考えると、入力。

出力も含め、１ヌテツプのマイクロ命令によって加算命
令を実行すれば良い。このため１種々の演算を組合せた
プログラムでも等価的に１マシンサイクルで１マイクロ
命令の実行が可能である。

但し、命令実行結果を使用できるのは次命令の読出しス
テージとのステージ数差に対応する３命令ステツプ後か
らである。本プロセッサではこれによるロスを避ける意
味を含め結果を直ちに使用する必要のあるものの大半を
複合演算とし、１命令で対応させている。

このため、大半のプログラムではこのロスが発生しない
。演算部（胆り、アドレス生成部（１０３）のデータ語
長とフォーマットは同一であって、完全に互換性を有す
る。

このため、テーブルルックアップ、辞書参照等の処理に
おいて、演算結果をデータメモリアドレスに直接換算す
ることができる。

次に、第２図に基づき演算部（１０６）の機能を説明す
る。Ｂ−Ｂ　’ＩＰ　Ｔ　（１２５）、　　Ａ　ｒ、＋
　Ｕ　（１２４）、　　ＭＰＹ（１２５）は全て１マシ
ンサイクルで動作が可能であり、命令実行パイプライン
ステージ中の実行ステージで動作する。次ステージであ
る書込／累算ステージにおいてはＮ−８Ｆ　Ｔ　（１５
０）において桁数調整を行い結果（１！１１）を２−バ
ス（１２２）へ出力しデータメモリへ書込みを行うか、
ＡＵ（１３５）によってｖｒｒ（１３５）の内容（１５
２）と累算ないし丸めを行い再び結果（１５４）をｗｒ
　　（１５５）ヘセットすることができる。ここで、Ｄ
ＰＲＩ（１２９）、ＤＰＲ２（１２８）は各々次ステー
ジへ結果を転送するレジスタである。この構成によって
例えば複合演算は以下の様に実行される。

積和：　ＭＰＹ（１２５）→ＤＰＲ２（１２８）→Ｎ−
８ＩＦＴ（１５０）→ＡＵ（１５５）→Ｗｒ（１５５）差分絶対値和：　ＡＬＵ（１２４）−ｅＭＵＸ（１２７
）→ＤＰＲ１（１２９）→Ｎ−８ＦＴ（１５０）→Ａｔ
ｅ（１５５）→Ｗｒ（１５５）差分自乗相：　ＡＬＵ（１２４）→ＤＰＲＯ（１２６）
→ＭＰＹ（１２５）→ＤＰＲ２（１２Ｂ）→Ｎ−ＥＩＦ
Ｔ（１５０）→ＡＵ（１５５）→Ｗｒ（１５５）差分自
乗和に関してはＤ　Ｐ　ＲＯ（１２６）を用いた遅延動
作となる。しかし、この命令は大半の場合に連続して用
いられるのみで６９．こればよる問題は無視できる。

丸めを行う場合１本プロセッサでは以下の手順による。

１　　：キャリ（１５９）すなわち、　　Ｂ−８ＦＴ（１５０）でシフトアウトさ
れるデータの最上位ビットをキャリとし、　　ＡＵ（１
５５）においてキャリ加算を実行することで丸め処理を
行える。このため、丸めた結果の出力光はｗｒ（１５５
）のまに限定される。

次に、フラグチエツク回路（１５７）はＡｒ、＋σ（１
２４）で比較動作を行った結果の７ラグ（１５６）をマ
イクロ命令で指示される条件コードに従い１条件が成立
したか否かを示す１ピントのフラグを出力し。

ｔｃｓｒ　　（１５８）へ順次セットして行く。例えば
、２入力のデータ最大値・最小値を求める場合、どちら
を選択したかの履歴を記憶できる。このｔＣａｒ（１５
Ｂ）にセットされた内容をＭＯＢからＬＳＢまで水平に
見たものが２進木探索におけるインデックスコードに相
当する。

第３図に基づき内部データメモリの構成を説明する。Ｍ
　Ｏ（１０７）　、　Ｍ　１　（１０８）　　は各々２
４ピツト×５１２ワードの２ボ一トＲＡＭであり、演算
部（１０６）へ２入力データを並列に出力する場合はＭ
　Ｏ（１０７）　、　Ｍ　１（１０８）の読出しポート
の出力をセＬ／　／　夕（１４０）　、　（１４１）　
　によってｘ−バ、Ｋ　（１２０）　Ｙ−＋＋　ハヌ（
１２１）へ出力する。この時のアドレスはｓｏアドレヌ
（１４５）がＭ　Ｏ（１０７）、　　Ｓ　１アドレス（
１４５）がＭ　１　（１０８）へ出力される。更に、ベ
クトル加算すなわち７＋７→での様にソース、デイテイ
ネーション共データメモリを対象とする場合には２−バ
、Ｅ　（１２２）からＭ　Ｕ　Ｘ　（１４２）ないしＭ
ＵＸ（１４５）を通じてＭ　Ｏ（１０７）ないしＭ　１
　（１０８）の読出し／書込ポートからデータが書込ま
れる。すなわち、内部動作に関してはバス競合が発生し
ない。

第４図に基づきアドレス発生部−（凹９の構成を説明す
る。アドレス発生部（１）はＲＯアドレス発生！、ｓｔ
発生器、Ｄアドレス生成を各々担当する３系統のＡ　Ｇ
　Ｕ　（１５６）から構成される。各ＡＧＵには２４ピ
ント×４ワードのＡ　Ｒ（１５１）と１２ビツト×４ワ
ードの工Ｘ　Ｒ（１５２）が備えられてお９．　ＡＲ（
１５１）とＸ　Ｘ　Ｒ（１５２）とディスプレーヌメン
）　（１，５０）の３項の加算の組合せをアドレス加算
６　（ｉｓｓ）によって行うことで２次元的なアドレス
生成が可能である。

尚、　　Ａ　Ｇ　［７（１５６）の動作はデコードステ
ージであるが書込／累算ステージとは２ステ一ジ分のス
テージ差があるため、Ｄアドレス（１４７）はＤＡＰＲ
３（１５７）　、　ＤＡ、ＰＨ１（１５８）によって２
マシンサイクル遅延されてＡ　Ｇ　Ｕ　（１５＜Ｓ）か
ら出力される。Ａ　Ｒ（１５１）　。

Ｘ　Ｘ　Ｒ（１５２）は各ｋＸ−バ、２　（１２０）　
Ｋ接続され。

データフォーマットは演算部（１０６）と互換性を有し
ている。よって９例えばテーブルルックアップを行う場
合は直接Ｗｒ（１５５）　　からＸ−バス（１２０）を
介してＡ　Ｒ（１５１）へデータを転送し、そのままＳ
Ｏアドレス（１４５）ないしＳ１アドレヌ（１４６）と
してアドレス加算を行えば良い。

本プロセッサの命令実行パイプラインを第５図に基づい
て説明する。命令実行パイプラインは１命令に竹垣下の
５つのステージから構成される。

■　フェッチ・ステージ（１６１）プログラムカウンタ出力および１ワード（４８ビット幅
）のマイクロ命令読出し。

■　デコードステージマイクロ命令のデコード（１６２）およびアドレス加算
（１６５）　− ■　読出しステージ（１６４）データメモリまたはレジ２タ等のソースデータをＸ−パ
、２　（１２０）　、　　Ｙ−バ、Ｋ（１２１）経由で
読出し。

■　実行ステージ（１６５）Ｂ−８ＦＴ（１２５）　、　ＡＬＵ（１２４）　、　Ｍ
ＰＹ（１２５）による演算。

■　書込み／累算ステージＮ−８ＦＴ（１５０）による正規化（１６６）およびＡ
　ＴＴ　（１５５）による丸め／累算ないし２−バス（
１２２）を介したデータメモリへの書込みここで■の書
込み／累算ステージにおいてＡＴＴ（１５５）または２
−バス（１２２）を介したデータ書込みのタイミング（
１６７）を共有するとはＡ　Ｕ　（１５５）の出力はＷ
ｒ（１５５）のみにセットされ、２−バス（１２２）を
使用する場合、　　ＡＵ（１５５）は使用しないという
排他的関係があるためである。

以上のシーケンスに従って命令を実行することで煩雑な
遅延を考慮したプログラムの作成がほぼ不要となり、高
級言語コンパイラを用いても効率の良いマイクロプログ
ラムの作成が可能となる。

゛本プロセッサのマイクロ命令は例えば第６図に示す様
になっており、全て４８ビット語長の１ワード水平型命
令セツトである。この命令セットでは同時に動作可能な
内部リソースを並列に指示するのではなく、命令対応に
各ステージのリソース動作の組合せを規定した機能コー
ドを用いる。これによって、マイクロ命令の記述が簡易
化する。

この命令セットは大別してロード（１７０）、分枝（１
７１）、　　１ソーヌ演算（１７２）、　　２ソーヌ演
算（１７５）があり０機能コードに対応し、ソース・デ
ヌテイネーションを制御するソースコード（１７４）、
デヌテイネーションコード（１７５）、　　ソース０コ
ード（１７６）、　　ソース１コード（１７７）がセッ
トされている。これらのコードは各々データメモリを対
象とする場合はアドレス発生部（１０５）内の対応する
Ａ　Ｇ　ＩＴ　（１５６）に対するアドレッシング指示
コードとなる。この識別はリソースコードによって行わ
れる。この命令セットによシ例えば演算命令毎にアドレ
ッシングモードの切換え、正規化シフト値等の設定を変
更でき、複雑な信号処理アルゴリズムをプログラムする
時にも最小限のロスで記述することが可能となる。

例えば、従来例と同様に第１０図に示す２進木探索を実
行する場合１本プロセッサでは近以度の算出を以下の様
にプログラムすれば良い。

ａｐ　　Ｎ（ａｕｂａａ　　ａｃｏ、ｓｃｌ、ｗｒｚ　　）　　Ｎ
回くり返しＳＣＯ：入力ベクトルアドレス制御８ｅｉ　　：参照ベクトルアドレス制御Ｗｒｚ　：ワー
キングレジヌタ指定これに要するマシンサイクル数はＮ＋１サイクルであシ
、これを２回くシ返せば方向Ｏ１方向１の参照ベクトル
の近以度が求められる。次忙近以度が大のものを決足し
１次段のノード番号を求める処理は以下の様に記述でき
る。

ｃｍｐ＊ｇｓ　　ｗｒｏ、　　ｗｒｌ　　比較し、結果
をｔｃｓｒ、　　　（１５８）へセットｏｐａｐｍｖｒ　　　ＷＦ２　　、ａｒ１２計　７命令よって１段当りの所要マシンサイクル数は２Ｎ＋９マシ
ンサイクルである。これは理想値とほぼ一致する程の高
効率処理であることが明らかであり、またプログラムも
簡潔である。

なお、上記実施例では語長を２４ビットアドレヌ空間を
１６ＭＷ（，２４ピント）としたもので説明したが他の
語長およびデータフォーマットであってもよい。

また、上記実施例では２進木探索について説明したが、
他の信号処理アルゴリズムも同様に上記実施例と同一の
効果を奏する。

ま九、上記実施例の細部の仕様は本発明の本質とは無関
係であシ９本発明の内容を限定するものではないことは
明らかである。

〔発明の効果〕

以上のように、この発明によればディジタル信号処理プ
ロセッサを高度に適応化させることができるため、高速
な信号処理システムを柔軟かつ簡易に構成することがで
きる効果があシ９本発明の目的を満足する。

【図面の簡単な説明】

第１図はこの発明の一実施例によるディジタル信号処理
プロセッサの構成を示すブロック図、第２図は第１図中
の演算部の構成を示す図、第３図は第１図中の内部デー
タメモリ構成を説明する図。第４図は第１図中のアドレス生成部の構成を示す図、第
５図は第１図忙示したディジタル信号処理プロセッサの
命令実行タイミングを説明する図。第６図は第１図に示したディジタル信号処理プロセッサ
のマイクロ命令セットの例を示す図、第７図は従来のデ
ィジタル信号処理プロセッサの一例であるＤＳ８Ｐ１の
構成を示すブロック図、第８、図はこのＤＢ８Ｐ１の命
令実行タイミングを説明する図、第Ｓ図はＤＢ８Ｐ１０
マイクロ命令セットを示す図、第１０図は２進木探索の
動作を説明する図、第１１図は第１０図における参照ベ
クトルのデータメモリ内での配置例を示す図である。（１００）はプログラムバス、　　（１０１）はＷａＳ
。（１０２）はシーケンス制御部、　　（１０５）はアド
レス生成部、　　（１０４）はデータバス、　　（１０
５）は外部データメモリ内／ＩＦ、　　（１０６）は演
算部、　　（１０７）はＭＯ。（１０８）はＭｌ、（１０９）はＤＭＡ制御部、　　（
１１０）はＩＢＭムバス、　　（１１１）は外部データ
バス、　　（１２０）はＸ−バｘ、（１２りはＹ−バ、
に、　　（１２２）は２−バス。（１２５）はＢ−８ＩＰＴ、　（１２りはＡＬＵ、　（
１２５）はＭＰＹ、　（１２６）はＤＰＲＯ，（１２７
）はＭＵＸ。（１２８）はＩ）ＰＨ１，（１２９）はＤＰＲＩ、　（
１５０）はＮ−８ＩＦＴ、　（１５５）はＡＵ、　（１
５５）は酊、　（１５９）は”？−？ｌＪ、　　（１４
０）はＤＭＸ、　　（１４１）はＤＭＸ。（１４２）はＭ　Ｕ　！、　（１４５）はＭ　Ｕ　！、
　（１４４）は２−２セレクタ、　　（１４５）はＳＯ
アドレヌ、　　（１４ｔ５）はｓ１アドレ；ｘ、　　（
１４７）はＤ７ドｌ／７．　　（１４８）はエアドレヌ
、　　（１５０）はデイヌプレーヌメント、　　（１５
１）はＡＲ，（１５２）はＩ　Ｘ　Ｒ，（１５５）はＡ
　Ｒ（１５１）　ヘのＸ−バス（１２０）からの大田カ
パヌ、　　（１５４）はエＸ　Ｒ（１５２）へのＸ−バ
ス（１２０）からの入出力パヌ、　　（１５５）はアド
レヌ加算器、　　（１５６）はＡＧＵ。（１５７）はＤＡＰＦｊ３．　（１５８）はＤ　Ａ　Ｐ
　Ｒ４、（１６０）はマシンサイクル、　　（１６１）
はフェッチタイミング。（１６２）はデコードタイミング、　　（１６５）はア
ドレヌ更新タイミング、　　（１６４）は読出しタイミ
ング。（１６５）は実行タイミング、　　（１６６）は正規化
タイミ゛　　　ング、　　（ＩＳ７）は書込み／累算／
丸めタイミング。（１７０）はロード命令、　　（１７１）は分枝命令、
　　（１７２）゛　は１ソーヌ演算命令の例、　　（１
７５）は２ソーヌ演算命令の例、　　（１７４）はソー
ヌコード、　　（１７５）はデヌテイネーションコード
、　　（１７６）はソーク０コード。（１７７）はソース１コードである。尚１図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

（１）種々の内部動作を規定するマイクロ命令が予め記
述された命令メモリとプログラムバスを介して前記命令
メモリから１マシンサイクル毎に前記マイクロ命令を読
出す命令読出し部と、前記マイクロ命令の実行手順を１
マシンサイクル単位に命令読出し命令デコード、データ
読出し演算実行、データ書込みまたは累算の５段パイプ
ラインに分割し１マシンサイクル毎に前記マイクロ命令
を１語実行するシーケンス制御部と、前記５段パイプラ
イン中のデータ読出し段階において２項演算に対応する
２入力データを並列に転送する複数のデータ入力バスと
、前記５段パイプライン中の演算実行データ書込または
累算の２段階において前記データ入力バスから転送され
た２入力データに対し種々の単一演算ないし複合演算を
実行する演算部とこの演算部の演算結果を記憶し前記デ
ータ入力バスからデータの読出し可能な複数のワーキン
グレジスタと、前記５段パイプライン中のデータ書込み
／累算段階において前記演算部の出力データを転送する
単一あるいは複数のデータ出力バスと、前記演算部の出
力を前記ワーキングレジスタないし前記データ出力バス
の一方を選択して出力する出力制御部と、読出し専用ポ
ートと読出し書込みポートを備え同時に双方のポートか
らデータの読出しないし書込みが可能であり２項演算の
各項に対応したデータおよびその演算結果を個別かつブ
ロック単位に記憶する複数の２ポートメモリと前記デー
タ入力バスへこの複数の２ポートメモリの読出し専用ポ
ート中のいずれか１ないし複数を選択し入力データを読
出す読出し制御部と、前記データ出力バスからこの複数
の２ポートメモリの読出し／書込ポート中のいずれか１
ないし複数を選択し前記演算結果を書込み書込み制御部
と、前記複数のデータ入力バス中のいずれか１ないし複
数を選択し外部に備えたデータメモリからデータを読出
し前記データ出力バス中のいずれか１ないし複数からこ
のデータメモリへデータを書込む外部データメモリ接続
部と、前記複数の２ポートメモリ中の読出し／書込みポ
ートのいずれか１ないし複数を選択しこの外部データメ
モリ接続部とを接続する前記データ入力バスおよびデー
タ出力バスと別個に備えられた直接メモリ転送バスと、
この直接メモリ転送バスを介し、前記シーケンス制御部
による内部演算とは独立に前記外部データメモリ接続部
と２ポートメモリとの間でブロック単位にデータの入出
力を行う直接メモリ転送制御部と、前記データ入力バス
、データ出力バス、直接メモリ転送バスによる前記外部
データメモリ接続部の接続競合を調停する外部データメ
モリ競合制御部と、前記データ入力バスに接続されこれ
を用いたデータ入出力が可能なアドレスレジスタおよび
インデックス修飾レジスタを各々複数備え前記５段パイ
プライン中のデコード段階において前記２ポートメモリ
ないし外部データメモリに対する読出しおよび書込みア
ドレスを少くとも前記演算器に対する２入力１出力デー
タ分並列に生成する複数のアドレス発生器からなるアド
レス発生部と、このアドレス発生部から出力される読出
しおよび書込アドレスによつて前記２ポートメモリない
し外部データメモリ接続部中の対応するものを選択し前
記５段パイプライン中の読出しおよび書込み段階に同期
してデータメモリアドレスを指示するアドレス選択指示
部と、同様にデータ入力バスを介してデータ入出力を行
いデータ転送範囲を制御する転送アドレス制御レジメタ
を複数備え前記直接メモリ転送に使用する前記２ポート
メモリアドレスと外部データメモリ接続部に対するアド
レス双方を並列に生成する直接メモリ転送アドレス発生
部とを備えたディジタル信号処理プロセッサ。
（２）演算部およびアドレス発生部において、演算部に
おけるデータ入出力語長およびデータ形式とアドレス発
生部におけるアドレスレジスタとアドレス演算の語長お
よびデータ形式を統一し、演算データをそのままアドレ
スとすること、またはその逆を可能としたことを特徴と
した特許請求の範囲第１項記載のディジタル信号処理プ
ロセッサ。
（３）演算部において、前記データ入力部からデータを
入力し、１マシンサイクルで入力データを任意ビット数
シフトないしローテートおよびその結果を他の入力デー
タと論理演算可能なバレルシフタと、同様に２入力デー
タに対し１マシンサイクルで少くとも加算、減算、差分
絶対値演算が可能な算術論理演算器と、同様に２入力デ
ータに対し乗算および１入力データに対して自乗演算を
１マシンサイクルで実行する乗算器と、前記バレルシフ
タ、算術論理演算器および乗算器の演算結果出力のいず
れか１つを選択して１時保持するレジスタと、このレジ
スタの出力データに対して多くとも１／２マシンサイク
ルで所定のビット数シフトを行いデータ桁数調整を行う
正規化用バレルシフタと、この正規化用バレルシフタの
出力と前記複数のワーキングレジスタ中の１つを選択し
て多くとも１／２マシンサイクルで累算を行う加算器と
、この加算器を用いない場合に多くとも１／２マシンサ
イクルで前記データ出力バスへ前記正規化用バレルシフ
タの出力を転送するデータ出力部とを備え、前記５段パ
イプライン中の実行段階において前記バレルシフタ、算
術論理演算器、乗算器のいずれか１つを動作させ種々の
算術論理演算および差分絶対値演算を実行し、実行段階
において算術論理演算器において差分を求めた結果を１
時レジスタで保持し前記乗算器において自乗を実行する
ことで１マシンサイクルで差分自乗を求め、前記５段パ
イプライン中のデータ書込みないし累算段階において実
行段階の結果を前記正規化用バレルシフタによつて桁数
調整を行つた後に累算を行う場合は前記加算器を用いて
累算し、行わない場合はそのまま前記データ出力バスへ
出力することで、１マシンサイクルで等価的に種々の算
術論理演算または積和、差分絶対値和、差分自乗和等の
複合演算を実行することを特徴とした特許請求範囲第１
項記載のディジタル信号処理プロセッサ。
（４）アドレス生成部における個々のアドレス生成器に
おいて、前記アドレスレジスタへ前記データ入力バスか
らアドレス発生の初期値を書込み、前記インデックス修
飾レジスタへ同様にデータ入力バスからインデックス修
飾値を書込み、これとマイクロ命令によつて指示された
相対アドレス変更量との両者と前記アドレスレジスタと
の加算を行つた後にその結果によつて前記アドレスレジ
スタの内容を更新すると同時にこれをデータメモリアド
レスとする様構成し、マイクロ命令毎に逐次そのアドレ
ス生成モードを前記アドレス生成器毎に個別に指示する
ことで複数のマイクロ命令の組合せで２次元的あるいは
各種アドレス指示を実現することを特徴とした特許請求
範囲第１項記載のディジタル信号処理プロセッサ。
（５）前記直接メモリ転送制御部と直接メモリ転送アド
レス発生部において、前記外部データメモリ接続部に対
するアドレス指示をｍ行×ｎ列（ｍ、ｎは正の整数）の
２次元データアドレス空間中のｋ行×ｌ列（ｋ、ｌは正
の整数）の矩形部分を順次指示する様構成し、前記複数
の２ポートメモリに対するアドレスを昇順に任意の開始
アドレスから指示し、このアドレス中の最上位に位置す
る単一ないし複数のビットを持つて前記複数の２ポート
メモリ中の１つを選択する様構成することで外部データ
メモリと前記２ポートメモリとの間での２次元データ転
送を行うこと、および、この直接メモリ転送の開始にあ
たつては、マイクロ命令によつて転送方向、転送データ
数を指示し、終了にあたつては前記直接メモリ転送制御
部より前記シーケンス制御部へ転送終了を通知すること
で、前記ｋ行×ｌ列の矩形ブロック単位に外部データメ
モリとのデータ入出力と内部演算処理を並列に行うこと
を特徴とした特許請求範囲第１項記載のディジタル信号
処理プロセッサ。
（６）シーケンス制御部において条件分枝を行う場合、
予め複数の条件をレジスタに記憶するとともに、これが
成立した場合に分枝する命令メモリアドレスを予めこの
条件に対応したレジスタに記憶し、マイクロ命令の指示
の下で前記複数の条件を並列に検査し、条件が成立した
ものの中で最も優先順位の高い条件に対応したレジスタ
中の前記命令メモリアドレスに分枝し、条件が全て不成
立の場合はこれに対応したレジスタ中の前記命令メモリ
アドレスに分枝することで複数条件による分枝を１マイ
クロ命令で実現することを特徴とした特許請求範囲第１
項記載のディジタル信号処理プロセッサ。
（７）シーケンス制御部において、前記データ入力バス
から初期値の入力、および内容の出力が可能なループカ
ウンタおよびリピートカウンタを備え、マイクロ命令に
よつてリピートを指示された場合は前記リピートカウン
タの内容から、マイクロ命令毎に１を減じこれがゼロと
なるまで同一のマイクロ命令をくり返し実行し、マイク
ロ命令によつてループを指示された場合は前記ループカ
ウンタの内容から１を減じこれがゼロでない場合にはマ
イクロ命令によつて指示された命令メモリアドレスへ分
枝し、ゼロであつた場合はこの分枝を行わずループ動作
を終了することで単一のマイクロ命令ないし複数のマイ
クロ命令を所定の回数分くり返して実行することを特徴
とした特許請求範囲第１項記載のディジタル信号処理プ
ロセッサ。
（８）外部データメモリ接続部において、予めマイクロ
命令によつて設定されたアドレスを境界として外部デー
タメモリを２分し、この一方をアドレスする場合には１
マシンサイクルで読出し／書込みを完了する高速メモリ
とし、他方をアドレスする場合には外部からの読出し／
書込み完了信号が検知されるまで待期する低速メモリと
したことを特徴とした特許請求範囲第１項記載のディジ
タル信号処理プロセッサ。
（９）命令メモリにおいて、命令メモリの一部または全
部を書替え可能な構成とし、この書替え可能な命令メモ
リに対して機能処理対応にマイクロプログラムを外部装
置から書込むことで複雑かつ多種類の処理を同一のプロ
セッサで実現し、これを行わない場合には、外部に備え
た読出し専用メモリから自律的にマイクロプログラムを
書込むことを特徴とした特許請求範囲第１項記載のディ
ジタル信号処理プロセッサ。
（１０）マイクロ命令において、前記５段パイプライン
中の各段の動作を演算の種別対応に一意に規定する機能
コードと、前記アドレス生成部におけるアドレス発生部
のアドレス生成モードを１マイクロ命令毎に少くとも２
入力・１出力ないし１入力１出力のデータメモリ対応に
個別に指定する入力指定コードおよび出力指定コードと
、データ入出力の対象がデータメモリのいずれかないし
レジスタであるかを指定する資源指定コードと、前記演
算部における正規化用バレルシフタのシフトビット数と
、演算の種別によつて指示する検査条件コード、即値デ
ータ、保持条件コードとの組合せによつてマイクロ命令
セットを形成したことを特徴とした特許請求範囲第１項
記載のディジタル信号処理プロセッサ。
（１１）前記外部データメモリアドレスにおいてプロセ
ッサ間通信用アドレスを任意に割当て、このアドレスに
通信用のフアーストイン・ファーストアウトメモリない
し２ポートメモリを外部に備えて同一のプロセッサない
し他のプロセッサとの接続を行い複数のプロセッサによ
つて高速かつ複雑な処理を実現したことを特徴とした特
許請求範囲第１項記載のディジタル信号処理プロセッサ
。
（１２）演算部における正規化用バレルシフタおよび加
算器において、正規化用バレルシフタで最下位ビット方
向へシフトを行つて桁数調整を行う場合にシフトした結
果切捨てられる最下位からシフトビット数分のデータ中
の最上位ビットを持つてキャリないしボロービットとし
、前記加算器においてキャリないしボロー付の加算を前
記ワーキングレジスタないしゼロデータて行うことでデ
ータ丸め付累算ないしデータ丸め演算を実行するモード
を設け、このモードを用いるか否かを前記加算器に対す
るモード設定またはマイクロ命令によつて直接制御を行
うことで指示することを特徴とした特許請求範囲第１項
または第３項のいずれかに記載のディジタル信号処理プ
ロセッサ。
（１３）演算部における算術論理演算器において、２入
力データの大小関係比較ないし入力データ中の特定のビ
ットを検査する動作を実行する場合にマイクロ命令中で
指示される比較結果の検査条件（例えば２入力データが
等しい等）が成立するか否かを検査し１マイクロ命令毎
に検査結果をシフトレジスタの１方向から逐次記憶し、
このシフトレジスタの水平方向から見た内容を前記デー
タ入力バスから読出し、前記マイクロ命令を複数回実行
した複数の判定結果を持つて木探索における探索履歴コ
ードないし複数条件の分枝動作に用いることを特徴とし
た特許請求範囲第１項または第３項のいずれか記載のデ
ィジタル信号処理プロセッサ。