JPH0667876A - デジタル信号プロセッサ - Google Patents
デジタル信号プロセッサInfo
- Publication number
- JPH0667876A JPH0667876A JP4216203A JP21620392A JPH0667876A JP H0667876 A JPH0667876 A JP H0667876A JP 4216203 A JP4216203 A JP 4216203A JP 21620392 A JP21620392 A JP 21620392A JP H0667876 A JPH0667876 A JP H0667876A
- Authority
- JP
- Japan
- Prior art keywords
- output
- microcode
- data
- address
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
- G06F15/7857—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) using interleaved memory
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】 高速動作が可能なＤＳＰを実現する。
【構成】 複数の演算手段からなる並列演算部と複数の
記憶部と、これらの相互接続を行う入力切換回路および
出力切換回路を設け、マイクロコード発生部が発生する
マイクロコードにより各演算手段と各記憶部との接続状
態を切り換え、複数種類の演算を並列実行するようにし
た。
記憶部と、これらの相互接続を行う入力切換回路および
出力切換回路を設け、マイクロコード発生部が発生する
マイクロコードにより各演算手段と各記憶部との接続状
態を切り換え、複数種類の演算を並列実行するようにし
た。
Description
【０００１】
【産業上の利用分野】この発明は高速処理が可能なデジ
タル信号プロセッサに関する。
タル信号プロセッサに関する。
【０００２】
【従来の技術】通信制御、音響処理等の多様な分野にお
いて、各種信号処理を行うのにＤＳＰ（デジタル信号プ
ロセッサ）が用いられている。この種のＤＳＰは、新た
な被処理デジタル信号のサンプルを取込む毎に、当該時
点までに取込んだ所定個数のサンプルあるいは当該時点
における各中間処理結果等をパラメータとする複数の演
算を実行するものであり、極めて強力な信号処理能力が
要求される。従来より、大規模かつ複雑な信号処理を実
行し得るようなＤＳＰのハードウェア構成が各種検討さ
れてきた。
いて、各種信号処理を行うのにＤＳＰ（デジタル信号プ
ロセッサ）が用いられている。この種のＤＳＰは、新た
な被処理デジタル信号のサンプルを取込む毎に、当該時
点までに取込んだ所定個数のサンプルあるいは当該時点
における各中間処理結果等をパラメータとする複数の演
算を実行するものであり、極めて強力な信号処理能力が
要求される。従来より、大規模かつ複雑な信号処理を実
行し得るようなＤＳＰのハードウェア構成が各種検討さ
れてきた。
【０００３】
【発明が解決しようとする課題】さて、半導体技術の進
歩およびハードウェア構成の改良により、高速な信号処
理の可能なＤＳＰが実現されるに至った。しかし、ＤＳ
Ｐは他の一般的なコンピュータと同様なノイマン型のプ
ロセッサであり、一定周期毎に１ステップずつ命令を逐
次実行するものである。従って、ＤＳＰが信号処理に要
する時間は、当該信号処理に含まれる演算のステップ数
によって決定されてしまい、複雑かつ大規模な信号処理
を行う場合には処理速度が遅くなってしまうという問題
があった。
歩およびハードウェア構成の改良により、高速な信号処
理の可能なＤＳＰが実現されるに至った。しかし、ＤＳ
Ｐは他の一般的なコンピュータと同様なノイマン型のプ
ロセッサであり、一定周期毎に１ステップずつ命令を逐
次実行するものである。従って、ＤＳＰが信号処理に要
する時間は、当該信号処理に含まれる演算のステップ数
によって決定されてしまい、複雑かつ大規模な信号処理
を行う場合には処理速度が遅くなってしまうという問題
があった。
【０００４】この発明は上述した事情に鑑みてなされた
ものであり、複数の種類の演算を同時に並行して実行す
ることにより高速に信号処理を行うことが可能なＤＳＰ
を提供することを目的とする。
ものであり、複数の種類の演算を同時に並行して実行す
ることにより高速に信号処理を行うことが可能なＤＳＰ
を提供することを目的とする。
【０００５】
【課題を解決するための手段】請求項１の発明は、各々
入力データに対して所定の演算処理を施す複数の演算手
段と、複数の記憶手段と、出力選択情報に従い、前記各
記憶手段の読出データを前記各演算手段へ供給する被演
算データ供給手段と、入力選択情報に従い、前記各演算
手段の演算処理結果を前記各記憶手段へ供給する記憶デ
ータ供給手段と、前記入力選択情報、出力選択情報、各
記憶手段における書込アドレスおよび読出アドレスを含
むマイクロコードを発生するマイクロコード発生手段と
を具備することを特徴としている。また、請求項２の発
明は、請求項１の発明において、前記各演算手段の演算
結果に基づいて前記マイクロコード発生手段が発生する
マイクロコードが切り換えられることを特徴としてい
る。
入力データに対して所定の演算処理を施す複数の演算手
段と、複数の記憶手段と、出力選択情報に従い、前記各
記憶手段の読出データを前記各演算手段へ供給する被演
算データ供給手段と、入力選択情報に従い、前記各演算
手段の演算処理結果を前記各記憶手段へ供給する記憶デ
ータ供給手段と、前記入力選択情報、出力選択情報、各
記憶手段における書込アドレスおよび読出アドレスを含
むマイクロコードを発生するマイクロコード発生手段と
を具備することを特徴としている。また、請求項２の発
明は、請求項１の発明において、前記各演算手段の演算
結果に基づいて前記マイクロコード発生手段が発生する
マイクロコードが切り換えられることを特徴としてい
る。
【０００６】
【作用】請求項１の発明によれば、マイクロコード発生
手段によって発生されるマイクロコードに従って、各演
算手段と各記憶手段との接続がなされる。そして、各演
算手段において、各々、接続された記憶手段から供給さ
れるデータに対する演算処理が並列実行される。また、
各演算手段の演算結果は、当該時点におけるマイクロコ
ードによって決定される各記憶手段に各々供給されて記
憶される。請求項２の発明によれば、特定の演算処理結
果に基づいた条件分岐が行われる。
手段によって発生されるマイクロコードに従って、各演
算手段と各記憶手段との接続がなされる。そして、各演
算手段において、各々、接続された記憶手段から供給さ
れるデータに対する演算処理が並列実行される。また、
各演算手段の演算結果は、当該時点におけるマイクロコ
ードによって決定される各記憶手段に各々供給されて記
憶される。請求項２の発明によれば、特定の演算処理結
果に基づいた条件分岐が行われる。
【０００７】
【実施例】以下、図面を参照し、本発明の一実施例を説
明する。図１および図２はこの発明の一実施例によるＤ
ＳＰの構成を示すブロック図である。これらの図におい
て、Ｕは各種の信号処理に対応したマイクロコードを記
憶するマイクロコードＲＡＭ（ランダムアクセスメモ
リ）である。ここで、マイクロコードは目的とする信号
処理を行うのに必要な各種制御情報、すなわち、入力選
択情報ＳＬＩ1〜ＳＬＩn、出力選択情報ＳＬＯ1〜ＳＬ
Ｏn、各記憶部ＭＥＭ1〜ＭＥＭnに供給すべき入力アド
レスＩＡ1〜ＩＡn、出力アドレスＯＡ1〜ＯＡn、インク
リメント信号ＩＮＣ1〜ＩＮＣn、リセット信号ＲＥＳ1
〜ＲＥＳn等からなる。なお、これらの各制御情報の役
割についてはこのＤＳＰの他の各部を説明する際に併せ
て説明する。
明する。図１および図２はこの発明の一実施例によるＤ
ＳＰの構成を示すブロック図である。これらの図におい
て、Ｕは各種の信号処理に対応したマイクロコードを記
憶するマイクロコードＲＡＭ（ランダムアクセスメモ
リ）である。ここで、マイクロコードは目的とする信号
処理を行うのに必要な各種制御情報、すなわち、入力選
択情報ＳＬＩ1〜ＳＬＩn、出力選択情報ＳＬＯ1〜ＳＬ
Ｏn、各記憶部ＭＥＭ1〜ＭＥＭnに供給すべき入力アド
レスＩＡ1〜ＩＡn、出力アドレスＯＡ1〜ＯＡn、インク
リメント信号ＩＮＣ1〜ＩＮＣn、リセット信号ＲＥＳ1
〜ＲＥＳn等からなる。なお、これらの各制御情報の役
割についてはこのＤＳＰの他の各部を説明する際に併せ
て説明する。
【０００８】ＵＳは選択レジスタであり、後述する出力
切換回路ＯＸ1〜ＯＸnを介し情報が書き込まれる。この
選択レジスタＵＳにセットされたデータがデコードされ
ることによってアドレスが発生され、マイクロコードＲ
ＡＭ Ｕにおける当該アドレスからマイクロコードが読
み出される。
切換回路ＯＸ1〜ＯＸnを介し情報が書き込まれる。この
選択レジスタＵＳにセットされたデータがデコードされ
ることによってアドレスが発生され、マイクロコードＲ
ＡＭ Ｕにおける当該アドレスからマイクロコードが読
み出される。
【０００９】ＭＥＭ1〜ＭＥＭnは各々記憶部であり、例
えば記憶部ＭＥＭ1は、デュアルポートＲＡＭ１１、モ
ジュロカウンタ１２、加算器１３および１４からなる。
他の記憶部ＭＥＭ2〜ＭＥＭnも、記憶部ＭＥＭ1と同様
な構成である。これらの記憶部ＭＥＭ1〜ＭＥＭnは、デ
ジタル信号に対する遅延処理、各種信号処理の中間結果
の一時記憶あるいは信号処理に係る制御情報の一時記憶
等に用いられる。また、これらの記憶部のうち一部のも
のは後述する外部Ｉ／Ｏインタフェースを介して入力さ
れる情報を記憶する入力インタフェースおよび外部Ｉ／
Ｏインタフェースから外部へ出力すべき情報を一時記憶
する出力インタフェースとして使用される。各記憶部Ｍ
ＥＭ1〜ＭＥＭnは、マイクロコードの一部をなす入力ア
ドレスＩＡ1〜ＩＡn、出力アドレスＯＡ1〜ＯＡn、イン
クリメント信号ＩＮＣ1〜ＩＮＣnおよびリセット信号Ｒ
ＥＳ1〜ＲＥＳnのうち対応するものが供給される。
えば記憶部ＭＥＭ1は、デュアルポートＲＡＭ１１、モ
ジュロカウンタ１２、加算器１３および１４からなる。
他の記憶部ＭＥＭ2〜ＭＥＭnも、記憶部ＭＥＭ1と同様
な構成である。これらの記憶部ＭＥＭ1〜ＭＥＭnは、デ
ジタル信号に対する遅延処理、各種信号処理の中間結果
の一時記憶あるいは信号処理に係る制御情報の一時記憶
等に用いられる。また、これらの記憶部のうち一部のも
のは後述する外部Ｉ／Ｏインタフェースを介して入力さ
れる情報を記憶する入力インタフェースおよび外部Ｉ／
Ｏインタフェースから外部へ出力すべき情報を一時記憶
する出力インタフェースとして使用される。各記憶部Ｍ
ＥＭ1〜ＭＥＭnは、マイクロコードの一部をなす入力ア
ドレスＩＡ1〜ＩＡn、出力アドレスＯＡ1〜ＯＡn、イン
クリメント信号ＩＮＣ1〜ＩＮＣnおよびリセット信号Ｒ
ＥＳ1〜ＲＥＳnのうち対応するものが供給される。
【００１０】並列演算部ＰＣＡＬは、複数の入力ポー
ト、複数の出力ポートおよび複数の演算手段を有する。
並列演算部ＰＣＡＬに含まれる演算手段としては、乗算
器、加算器、ＰＬＡ（プログラマブルロジックアレイ）
および図示を略したＡＬＵ（論理演算ユニット）などが
ある。ここで、ＰＬＡは記憶部ＭＥＭとともに用い、ス
テートマシンとして動作させることが主な目的であり、
この結果に基づいてマイクロコードの切換が可能とな
る。また、並列演算部ＰＣＡＬは、このような演算手段
の他、フラグレジスタおよび外部Ｉ／Ｏインタフェース
を有する。これらのうちフラグレジスタは、乗算器また
はＡＬＵなどの演算結果の状態を表す情報がセットされ
る。並列演算部ＰＣＡＬ内の各演算手段は、入力データ
が供給されることにより演算処理を各々並列に実行す
る。
ト、複数の出力ポートおよび複数の演算手段を有する。
並列演算部ＰＣＡＬに含まれる演算手段としては、乗算
器、加算器、ＰＬＡ（プログラマブルロジックアレイ）
および図示を略したＡＬＵ（論理演算ユニット）などが
ある。ここで、ＰＬＡは記憶部ＭＥＭとともに用い、ス
テートマシンとして動作させることが主な目的であり、
この結果に基づいてマイクロコードの切換が可能とな
る。また、並列演算部ＰＣＡＬは、このような演算手段
の他、フラグレジスタおよび外部Ｉ／Ｏインタフェース
を有する。これらのうちフラグレジスタは、乗算器また
はＡＬＵなどの演算結果の状態を表す情報がセットされ
る。並列演算部ＰＣＡＬ内の各演算手段は、入力データ
が供給されることにより演算処理を各々並列に実行す
る。
【００１１】ＩＢ1〜ＩＢmは、各々、並列演算部ＰＣＡ
Ｌの各入力ポートに対応して設けられた入力データバス
であり、各々所定のデータ幅を有している。また、ＯＢ
1〜ＯＢmは、各々、並列演算部ＰＣＡＬの各出力ポート
に対応して設けられた出力データバスであり、各々所定
のデータ幅を有する。
Ｌの各入力ポートに対応して設けられた入力データバス
であり、各々所定のデータ幅を有している。また、ＯＢ
1〜ＯＢmは、各々、並列演算部ＰＣＡＬの各出力ポート
に対応して設けられた出力データバスであり、各々所定
のデータ幅を有する。
【００１２】ＩＸ1〜ＩＸnは、各々、記憶部ＭＥＭ1〜
ＭＥＭnに対応して設けられた入力切換回路であり、マ
イクロコードの一部をなす入力選択情報ＳＬＩ1〜ＳＬ
Ｉnが各々与えられる。また、各入力切換回路ＳＬＩ
i（ｉ＝１〜ｎ）は、出力データバスＯＢ1〜ＯＢmのう
ち入力選択情報ＳＬＩiによって指定されるものを記憶
部ＭＥＭiに接続する。また、入力選択情報として、デ
ータ取込みディゼーブルの指示が発生されることがあ
る。このデータ取込みディゼーブルの指示のなされた入
力切換回路においては、いずれの出力データバスの出力
データも選択されず、当該記憶部への入力データの供給
は行われない。また、この場合、当該記憶部におけるデ
ュアルポートＲＡＭへのデータ書込は強制的に禁止され
る。
ＭＥＭnに対応して設けられた入力切換回路であり、マ
イクロコードの一部をなす入力選択情報ＳＬＩ1〜ＳＬ
Ｉnが各々与えられる。また、各入力切換回路ＳＬＩ
i（ｉ＝１〜ｎ）は、出力データバスＯＢ1〜ＯＢmのう
ち入力選択情報ＳＬＩiによって指定されるものを記憶
部ＭＥＭiに接続する。また、入力選択情報として、デ
ータ取込みディゼーブルの指示が発生されることがあ
る。このデータ取込みディゼーブルの指示のなされた入
力切換回路においては、いずれの出力データバスの出力
データも選択されず、当該記憶部への入力データの供給
は行われない。また、この場合、当該記憶部におけるデ
ュアルポートＲＡＭへのデータ書込は強制的に禁止され
る。
【００１３】ＯＸ1〜ＯＸnは、各々、記憶部ＭＥＭ1〜
ＭＥＭnに対応して設けられた出力切換回路であり、マ
イクロコードの一部をなす出力選択情報ＳＬＯ1〜ＳＬ
Ｏnが各々供給される。各出力切換回路ＯＸi（ｉ＝１〜
ｎ）は、入力データバスＩＢ1〜ＩＢmあるいは選択レジ
スタＵＳの入力線のうち出力選択情報ＳＬＯiによって
指定されたものに記憶部ＭＥＭiの読出データ出力端に
接続する。本実施例における出力切換回路ＳＬＯ1〜Ｓ
ＬＯnの出力先の選択は択一的ではなく、各々、対応す
る記憶部から出力されるデータを複数の出力先に出力す
ることができるように構成されている。このため、並列
演算部ＰＣＡＬにおける複数の演算部を使用することに
より、同一のデータに対する異なった演算処理を並列実
行すること等が可能である。また、各出力切換回路ＳＬ
Ｏ1〜ＳＬＯnには、出力選択情報としてデータ出力ディ
ゼーブルの指示が与えられることがある。この場合、当
該記憶部の読出データの他への供給は行われない。
ＭＥＭnに対応して設けられた出力切換回路であり、マ
イクロコードの一部をなす出力選択情報ＳＬＯ1〜ＳＬ
Ｏnが各々供給される。各出力切換回路ＯＸi（ｉ＝１〜
ｎ）は、入力データバスＩＢ1〜ＩＢmあるいは選択レジ
スタＵＳの入力線のうち出力選択情報ＳＬＯiによって
指定されたものに記憶部ＭＥＭiの読出データ出力端に
接続する。本実施例における出力切換回路ＳＬＯ1〜Ｓ
ＬＯnの出力先の選択は択一的ではなく、各々、対応す
る記憶部から出力されるデータを複数の出力先に出力す
ることができるように構成されている。このため、並列
演算部ＰＣＡＬにおける複数の演算部を使用することに
より、同一のデータに対する異なった演算処理を並列実
行すること等が可能である。また、各出力切換回路ＳＬ
Ｏ1〜ＳＬＯnには、出力選択情報としてデータ出力ディ
ゼーブルの指示が与えられることがある。この場合、当
該記憶部の読出データの他への供給は行われない。
【００１４】以下、図３に示すバイカッドフィルタ演算
を行う場合を例に本実施例によるＤＳＰの動作を説明す
る。図３に示すバイカッドフィルタ演算は、一連のマイ
クロコードＭＣ0〜ＭＣ5がＤＳＰにおいて繰返し実行さ
れることによって進められる。図４〜図６は、マイクロ
コードＭＣ0〜ＭＣ5が発生された場合におけるＤＳＰ内
各部の接続状態の推移を示したものである。なお、これ
らの図において、各要素間のデータの授受を媒介する入
力切換回路、出力切換回路、入力データバス、出力デー
タバスは図示が省略されている。
を行う場合を例に本実施例によるＤＳＰの動作を説明す
る。図３に示すバイカッドフィルタ演算は、一連のマイ
クロコードＭＣ0〜ＭＣ5がＤＳＰにおいて繰返し実行さ
れることによって進められる。図４〜図６は、マイクロ
コードＭＣ0〜ＭＣ5が発生された場合におけるＤＳＰ内
各部の接続状態の推移を示したものである。なお、これ
らの図において、各要素間のデータの授受を媒介する入
力切換回路、出力切換回路、入力データバス、出力デー
タバスは図示が省略されている。
【００１５】図４〜図６において、データＲＡＭ１０
１、係数ＲＡＭ１０２、カウンタＲＡＭ１０３、レジス
タ１０４、フラグレジスタ１０５、入力インタフェース
ＩＮＴＩおよび出力インタフェースＩＮＴＯは、記憶部
ＭＥＭ1〜ＭＥＭ５、ＭＥＭgおよびＭＥＭhが各々使用
される。ここで、データＲＡＭ１０１は、図３に示すバ
イカッドフィルタ演算における信号処理の中間結果
Ｄ0，Ｄ1，Ｄ2が記憶される。また、係数データＲＡＭ
１０２には、バイカッドフィルタ演算に使用する乗算係
数Ａ0，Ａ2，Ａ3，Ｂ1，Ｂ2等が予め記憶されている。
また、カウンタＲＡＭ１０３は、マイクロコードの発生
を制御するために使用され、マイクロコードの実行に伴
ってその記憶内容が更新される。
１、係数ＲＡＭ１０２、カウンタＲＡＭ１０３、レジス
タ１０４、フラグレジスタ１０５、入力インタフェース
ＩＮＴＩおよび出力インタフェースＩＮＴＯは、記憶部
ＭＥＭ1〜ＭＥＭ５、ＭＥＭgおよびＭＥＭhが各々使用
される。ここで、データＲＡＭ１０１は、図３に示すバ
イカッドフィルタ演算における信号処理の中間結果
Ｄ0，Ｄ1，Ｄ2が記憶される。また、係数データＲＡＭ
１０２には、バイカッドフィルタ演算に使用する乗算係
数Ａ0，Ａ2，Ａ3，Ｂ1，Ｂ2等が予め記憶されている。
また、カウンタＲＡＭ１０３は、マイクロコードの発生
を制御するために使用され、マイクロコードの実行に伴
ってその記憶内容が更新される。
【００１６】また、図４〜図６において、ＡＬＵ２０
１、乗算器２０２および加算器２０３からなる演算回路
および判定回路２０６は並列演算部ＰＣＡＬ内の各演算
手段によって実現される。以下、各マイクロコードに係
る処理内容について説明する。
１、乗算器２０２および加算器２０３からなる演算回路
および判定回路２０６は並列演算部ＰＣＡＬ内の各演算
手段によって実現される。以下、各マイクロコードに係
る処理内容について説明する。
【００１７】＜マイクロコードＭＣ0の実行＞カウンタ
ＲＡＭ１０３（記憶部ＭＥＭ3）から出力されるカウン
ト値ＣＮＴが「０」になると、マイクロコードＲＡＭ
Ｕから以下列挙する内容の制御情報を含むマイクロコー
ドＭＣ0が出力される。なお、このようにマイクロコー
ドＭＣ0が発生される理由については後述する。
ＲＡＭ１０３（記憶部ＭＥＭ3）から出力されるカウン
ト値ＣＮＴが「０」になると、マイクロコードＲＡＭ
Ｕから以下列挙する内容の制御情報を含むマイクロコー
ドＭＣ0が出力される。なお、このようにマイクロコー
ドＭＣ0が発生される理由については後述する。
【００１８】＜＜マイクロコードＭＣ0の内容＞＞ 入力選択情報ＳＬＩ1：データ取込みディゼーブルを指
示。すなわち、記憶部ＭＥＭ1（データＲＡＭ１０１）
に対するデータ供給および書込は行われない。 入力アドレスＩＡ1：無効 リセット信号ＲＥＳ1：ネゲート インクリメント信号ＩＮＣ1：ネゲート 出力選択情報ＳＬＯ1：記憶部ＭＥＭ1（データＲＡＭ１
０１）の読出データ出力端を並列演算部ＰＣＡＬ内の乗
算記２０２の第１の入力端に対応した入力ポートに接続
すべき旨を指示。 出力アドレスＯＡ1：図３に示すバイカッドフィルタ演
算における信号値Ｄ0の記憶アドレスに対応した値ｋが
出力アドレスＯＡ1として発生される。記憶部ＭＥＭ1に
おいて、この出力アドレスＯＡ1にモジュロカウンタ１
２のカウント値Ｍを加算した読出アドレスＭ＋ｋがデュ
アルポートＲＡＭ１１に与えられ、上記信号値Ｄ0が読
み出される。 入力選択情報ＳＬＩ2：データ取込みディゼーブルを指
示。すなわち、記憶部ＭＥＭ2（係数ＲＡＭ１０２）に
対するデータの供給および書込は行われない。 入力アドレスＩＡ2：無効 リセット信号ＲＥＳ2：アサート インクリメント信号ＩＮＣ2：ネゲート 出力選択情報ＳＬＯ2：記憶部ＭＥＭ2（係数ＲＡＭ１０
２）の読出データ出力端を並列演算部ＰＣＡＬの乗算器
２０２の第２入力端に対応した入力ポートに接続すべき
旨を指示。 出力アドレスＯＡ2：図３に示すバイカッドフィルタ演
算における係数Ａ0の記憶アドレス「０」が出力アドレ
スＯＡ2として発生される。 入力選択情報ＳＬＩ3：出力データバスのうち並列演算
部ＰＣＡＬ内のＡＬＵ２０１の出力端に対応した出力デ
ータバスとの接続を指示。 入力アドレスＩＡ3：カウント値ＣＮＴを記憶するため
のアドレス「０」が入力アドレスＩＡ3として出力され
る。 リセット信号ＲＥＳ3：アサート インクリメント信号ＩＮＣ3：ネゲート 出力選択情報ＳＬＯ3：記憶部ＭＥＭ3（カウンタＲＡＭ
１０３）から読み出されるカウント値ＣＮＴが選択レジ
スタＵＳおよび並列演算部ＰＣＡＬ内のＡＬＵ２０１に
入力されるように接続すべき旨の指示。 出力アドレスＯＡ3＝「０」 入力選択情報ＳＬＩ4：並列演算部ＰＣＡＬ内の加算器
２０３の出力データの取込みを指示。 入力アドレスＩＡ4＝「０」 リセット信号ＲＥＳ4：アサート インクリメント信号ＩＮＣ4：ネゲート 出力選択情報ＳＬＯ4：出力ディゼーブルを指定。すな
わち、図４においてスイッチ２０５は開いた状態にな
り、記憶部ＭＥＭ4からの読出データは他の各部へ供給
されない。 出力アドレスＯＡ4：無効 入力選択情報ＳＬＩ5：データ取込みディゼーブルを指
示。 入力アドレスＩＡ5：無効 リセット信号ＲＥＳ5：アサート インクリメント信号ＩＮＣ5：ネゲート 出力選択情報ＳＬＯ5：出力ディゼーブルを指示。 出力アドレスＯＡ5：無効
示。すなわち、記憶部ＭＥＭ1（データＲＡＭ１０１）
に対するデータ供給および書込は行われない。 入力アドレスＩＡ1：無効 リセット信号ＲＥＳ1：ネゲート インクリメント信号ＩＮＣ1：ネゲート 出力選択情報ＳＬＯ1：記憶部ＭＥＭ1（データＲＡＭ１
０１）の読出データ出力端を並列演算部ＰＣＡＬ内の乗
算記２０２の第１の入力端に対応した入力ポートに接続
すべき旨を指示。 出力アドレスＯＡ1：図３に示すバイカッドフィルタ演
算における信号値Ｄ0の記憶アドレスに対応した値ｋが
出力アドレスＯＡ1として発生される。記憶部ＭＥＭ1に
おいて、この出力アドレスＯＡ1にモジュロカウンタ１
２のカウント値Ｍを加算した読出アドレスＭ＋ｋがデュ
アルポートＲＡＭ１１に与えられ、上記信号値Ｄ0が読
み出される。 入力選択情報ＳＬＩ2：データ取込みディゼーブルを指
示。すなわち、記憶部ＭＥＭ2（係数ＲＡＭ１０２）に
対するデータの供給および書込は行われない。 入力アドレスＩＡ2：無効 リセット信号ＲＥＳ2：アサート インクリメント信号ＩＮＣ2：ネゲート 出力選択情報ＳＬＯ2：記憶部ＭＥＭ2（係数ＲＡＭ１０
２）の読出データ出力端を並列演算部ＰＣＡＬの乗算器
２０２の第２入力端に対応した入力ポートに接続すべき
旨を指示。 出力アドレスＯＡ2：図３に示すバイカッドフィルタ演
算における係数Ａ0の記憶アドレス「０」が出力アドレ
スＯＡ2として発生される。 入力選択情報ＳＬＩ3：出力データバスのうち並列演算
部ＰＣＡＬ内のＡＬＵ２０１の出力端に対応した出力デ
ータバスとの接続を指示。 入力アドレスＩＡ3：カウント値ＣＮＴを記憶するため
のアドレス「０」が入力アドレスＩＡ3として出力され
る。 リセット信号ＲＥＳ3：アサート インクリメント信号ＩＮＣ3：ネゲート 出力選択情報ＳＬＯ3：記憶部ＭＥＭ3（カウンタＲＡＭ
１０３）から読み出されるカウント値ＣＮＴが選択レジ
スタＵＳおよび並列演算部ＰＣＡＬ内のＡＬＵ２０１に
入力されるように接続すべき旨の指示。 出力アドレスＯＡ3＝「０」 入力選択情報ＳＬＩ4：並列演算部ＰＣＡＬ内の加算器
２０３の出力データの取込みを指示。 入力アドレスＩＡ4＝「０」 リセット信号ＲＥＳ4：アサート インクリメント信号ＩＮＣ4：ネゲート 出力選択情報ＳＬＯ4：出力ディゼーブルを指定。すな
わち、図４においてスイッチ２０５は開いた状態にな
り、記憶部ＭＥＭ4からの読出データは他の各部へ供給
されない。 出力アドレスＯＡ4：無効 入力選択情報ＳＬＩ5：データ取込みディゼーブルを指
示。 入力アドレスＩＡ5：無効 リセット信号ＲＥＳ5：アサート インクリメント信号ＩＮＣ5：ネゲート 出力選択情報ＳＬＯ5：出力ディゼーブルを指示。 出力アドレスＯＡ5：無効
【００１９】このようなマイクロコードＭＣ0が発生さ
れることにより、ＤＳＰの内部接続状態は図４に示すも
のとなる。ただし、マイクロコードＭＣ0の発生時点に
おいては、出力インタフェース回路ＩＮＴＯは接続され
ない。そして、データＲＡＭ１０１（記憶部ＭＥＭ1）
のｋ＋Ｍ番地から信号値Ｄ0が読み出され、係数ＲＡＭ
１０２（記憶部ＭＥＭ2）の０番地から係数Ａ0が読み出
され、各々、並列演算部ＰＣＡＬにおける乗算器２０２
に供給される。一方、カウント値ＣＮＴとして「０」が
カウンタＲＡＭ１０３（記憶部ＭＥＭ3）の０番地から
読み出される。なお、ＣＮＴ＝「０」となる理由につい
ては後において理解されよう。この結果、乗算器２０２
から乗算結果Ａ0・Ｄ0が出力され、加算器２０３の第１
入力端に入力される。また、加算器２０３の第２入力端
にはデータ「０」が与えられる。従って、加算器２０３
からデータＡ0・Ｄ0が出力される。一方、カウント値Ｃ
ＮＴとして「０」がカウンタＲＡＭ１０３（記憶部ＭＥ
Ｍ3）の０番地から読み出される。なお、ＣＮＴ＝
「０」となる理由については後において理解されよう。
そして、カウント値ＣＮＴ＝「０」に対するインクリメ
ント演算がＡＬＵ２０１によって行われ、ＡＬＵ２０１
からデータ「１」が出力される。その後、各記憶部ＭＥ
Ｍ1〜ＭＥＭnに対して書込クロックが与えられる。この
結果、加算器２０３から出力される演算結果Ａ0・Ｄ0が
レジスタ１０４（記憶部ＭＥＭ4）の０番地へ書き込ま
れると共に、ＡＬＵ２０１の出力データ「１」がカウン
タＲＡＭ１０３（記憶部ＭＥＭ3）の０番地に書き込ま
れ、ＣＮＴ＝「１」となる。
れることにより、ＤＳＰの内部接続状態は図４に示すも
のとなる。ただし、マイクロコードＭＣ0の発生時点に
おいては、出力インタフェース回路ＩＮＴＯは接続され
ない。そして、データＲＡＭ１０１（記憶部ＭＥＭ1）
のｋ＋Ｍ番地から信号値Ｄ0が読み出され、係数ＲＡＭ
１０２（記憶部ＭＥＭ2）の０番地から係数Ａ0が読み出
され、各々、並列演算部ＰＣＡＬにおける乗算器２０２
に供給される。一方、カウント値ＣＮＴとして「０」が
カウンタＲＡＭ１０３（記憶部ＭＥＭ3）の０番地から
読み出される。なお、ＣＮＴ＝「０」となる理由につい
ては後において理解されよう。この結果、乗算器２０２
から乗算結果Ａ0・Ｄ0が出力され、加算器２０３の第１
入力端に入力される。また、加算器２０３の第２入力端
にはデータ「０」が与えられる。従って、加算器２０３
からデータＡ0・Ｄ0が出力される。一方、カウント値Ｃ
ＮＴとして「０」がカウンタＲＡＭ１０３（記憶部ＭＥ
Ｍ3）の０番地から読み出される。なお、ＣＮＴ＝
「０」となる理由については後において理解されよう。
そして、カウント値ＣＮＴ＝「０」に対するインクリメ
ント演算がＡＬＵ２０１によって行われ、ＡＬＵ２０１
からデータ「１」が出力される。その後、各記憶部ＭＥ
Ｍ1〜ＭＥＭnに対して書込クロックが与えられる。この
結果、加算器２０３から出力される演算結果Ａ0・Ｄ0が
レジスタ１０４（記憶部ＭＥＭ4）の０番地へ書き込ま
れると共に、ＡＬＵ２０１の出力データ「１」がカウン
タＲＡＭ１０３（記憶部ＭＥＭ3）の０番地に書き込ま
れ、ＣＮＴ＝「１」となる。
【００２０】＜マイクロコードＭＣ1の実行＞ＣＮＴ＝
「１」が選択レジスタＵＳに供給されることにより、以
下説明する内容の制御情報を含んだマイクロコードＭＣ
1がマイクロコードＲＡＭ Ｕから読み出される。
「１」が選択レジスタＵＳに供給されることにより、以
下説明する内容の制御情報を含んだマイクロコードＭＣ
1がマイクロコードＲＡＭ Ｕから読み出される。
【００２１】＜＜マイクロコードＭＣ1の内容＞＞ 出力アドレスＯＡ1：ｋ−１が出力アドレスＯＡ1として
発生される。 出力アドレスＯＡ2：図３のバイカッドフィルタ演算に
おける係数Ａ1の記憶アドレス「１」が出力アドレスＯ
Ａ2として発生される。 出力選択情報ＳＬＯ4：記憶部ＭＥＭ4（レジスタ１０
４）の読出データを並列演算部ＰＣＡＬ内の加算器２０
３の第２入力端に供給すべき旨を指示。 なお、他の制御情報については、上記マイクロコードＭ
Ｃ0と同じ内容であるため、説明を省略する。
発生される。 出力アドレスＯＡ2：図３のバイカッドフィルタ演算に
おける係数Ａ1の記憶アドレス「１」が出力アドレスＯ
Ａ2として発生される。 出力選択情報ＳＬＯ4：記憶部ＭＥＭ4（レジスタ１０
４）の読出データを並列演算部ＰＣＡＬ内の加算器２０
３の第２入力端に供給すべき旨を指示。 なお、他の制御情報については、上記マイクロコードＭ
Ｃ0と同じ内容であるため、説明を省略する。
【００２２】マイクロコードＭＣ1が発生されることに
より、図４において、スイッチ２０５が閉じた状態とな
る。出力アドレスＯＡ1としてｋ−１が入力されること
により、データＲＡＭ１０１のｋ＋Ｍ−１番地から信号
値Ｄ0よりも１サンプリング周期前に書き込まれた信号
値Ｄ1が読み出され、乗算器２０２の一方の入力端に供
給される。また、係数ＲＡＭ１０２の１番地から係数Ａ
1が読み出され、乗算器２０２の第２入力端に入力され
る。この結果、乗算器２０２の出力がＡ1・Ｄ1となる。
このデータＡ1・Ｄ1とレジスタ１０４から出力されるデ
ータＡ0・Ｄ0とが加算器２０３によって加算される。他
方、ＡＬＵ２０１ではカウンタＲＡＭ１０３の出力ＣＮ
Ｔ＝「１」に対するインクリメントが行われ、その演算
結果「２」がカウンタＲＡＭ１０３に入力される。
より、図４において、スイッチ２０５が閉じた状態とな
る。出力アドレスＯＡ1としてｋ−１が入力されること
により、データＲＡＭ１０１のｋ＋Ｍ−１番地から信号
値Ｄ0よりも１サンプリング周期前に書き込まれた信号
値Ｄ1が読み出され、乗算器２０２の一方の入力端に供
給される。また、係数ＲＡＭ１０２の１番地から係数Ａ
1が読み出され、乗算器２０２の第２入力端に入力され
る。この結果、乗算器２０２の出力がＡ1・Ｄ1となる。
このデータＡ1・Ｄ1とレジスタ１０４から出力されるデ
ータＡ0・Ｄ0とが加算器２０３によって加算される。他
方、ＡＬＵ２０１ではカウンタＲＡＭ１０３の出力ＣＮ
Ｔ＝「１」に対するインクリメントが行われ、その演算
結果「２」がカウンタＲＡＭ１０３に入力される。
【００２３】その後、各記憶部ＭＥＭ1〜ＭＥＭnに対し
て書込クロックが与えられる。この結果、加算器２０３
から出力される演算結果Ａ0・Ｄ0＋Ａ1・Ｄ1がレジスタ
１０４へ書き込まれると共に、ＡＬＵ２０１の出力デー
タ「２」がカウンタＲＡＭ１０３に書き込まれ、ＣＮＴ
＝「２」となる。
て書込クロックが与えられる。この結果、加算器２０３
から出力される演算結果Ａ0・Ｄ0＋Ａ1・Ｄ1がレジスタ
１０４へ書き込まれると共に、ＡＬＵ２０１の出力デー
タ「２」がカウンタＲＡＭ１０３に書き込まれ、ＣＮＴ
＝「２」となる。
【００２４】＜マイクロコードＭＣ2の実行＞ＣＮＴ＝
「２」となることにより、以下説明する内容の制御情報
を含んだマイクロコードＭＣ2がマイクロコードＲＡＭ
Ｕから読み出される。
「２」となることにより、以下説明する内容の制御情報
を含んだマイクロコードＭＣ2がマイクロコードＲＡＭ
Ｕから読み出される。
【００２４】＜＜マイクロコードＭＣ2の内容＞＞ 出力アドレスＯＡ1：ｋ−２が出力アドレスＯＡ1として
発生される。 出力アドレスＯＡ2：図３のバイカッドフィルタ演算に
おける係数Ａ2の記憶アドレス「２」が出力アドレスＯ
Ａ2として発生される。 出力選択情報ＳＬＯh：加算器２０３の出力端に対応し
た出力データバスを出力インタフェースとして使用され
る記憶部ＭＥＭhに接続すべき旨を指示。 なお、他の制御情報については、マイクロコードＭＣ1
と同じ内容であるため、説明を省略する。
発生される。 出力アドレスＯＡ2：図３のバイカッドフィルタ演算に
おける係数Ａ2の記憶アドレス「２」が出力アドレスＯ
Ａ2として発生される。 出力選択情報ＳＬＯh：加算器２０３の出力端に対応し
た出力データバスを出力インタフェースとして使用され
る記憶部ＭＥＭhに接続すべき旨を指示。 なお、他の制御情報については、マイクロコードＭＣ1
と同じ内容であるため、説明を省略する。
【００２５】マイクロコードＭＣ2が発生されることに
より、以下の動作が行われる。データＲＡＭ１０１のＭ
＋ｋ−２番地から信号値Ｄ0よりも２サンプリング周期
前に書き込まれた信号値Ｄ2が読み出され、係数ＲＡＭ
１０２の２番地から係数Ａ2が読み出され、乗算器２０
２の出力がＡ2・Ｄ2となる。このデータＡ2・Ｄ2とレジ
スタ１０４から出力されるデータＡ0・Ｄ0＋Ａ1・Ｄ1と
が加算器２０３によって加算される。他方、ＡＬＵ２０
１ではカウンタＲＡＭ１０３の出力ＣＮＴ＝「２」に対
するインクリメントが行われ、その演算結果「３」がカ
ウンタＲＡＭ１０３に入力される。
より、以下の動作が行われる。データＲＡＭ１０１のＭ
＋ｋ−２番地から信号値Ｄ0よりも２サンプリング周期
前に書き込まれた信号値Ｄ2が読み出され、係数ＲＡＭ
１０２の２番地から係数Ａ2が読み出され、乗算器２０
２の出力がＡ2・Ｄ2となる。このデータＡ2・Ｄ2とレジ
スタ１０４から出力されるデータＡ0・Ｄ0＋Ａ1・Ｄ1と
が加算器２０３によって加算される。他方、ＡＬＵ２０
１ではカウンタＲＡＭ１０３の出力ＣＮＴ＝「２」に対
するインクリメントが行われ、その演算結果「３」がカ
ウンタＲＡＭ１０３に入力される。
【００２６】その後、書込クロックが与えられることに
より、加算器２０３から出力されるデータＡ0・Ｄ0＋Ａ
1・Ｄ1＋Ａ2・Ｄ2がレジスタ１０４へ書き込まれると共
に、ＡＬＵ２０１の出力データ「３」がカウンタＲＡＭ
１０３に書き込まれ、ＣＮＴ＝「３」となる。以上説明
したマイクロコードＭＣ0〜ＭＣ2の実行により、図３の
バイカッドフィルタ演算における遅延処理Ｚ-1、Ｚ-1よ
りも左側に図示された演算処理が終了する。
より、加算器２０３から出力されるデータＡ0・Ｄ0＋Ａ
1・Ｄ1＋Ａ2・Ｄ2がレジスタ１０４へ書き込まれると共
に、ＡＬＵ２０１の出力データ「３」がカウンタＲＡＭ
１０３に書き込まれ、ＣＮＴ＝「３」となる。以上説明
したマイクロコードＭＣ0〜ＭＣ2の実行により、図３の
バイカッドフィルタ演算における遅延処理Ｚ-1、Ｚ-1よ
りも左側に図示された演算処理が終了する。
【００２７】＜マイクロコードＭＣ3の実行＞ＣＮＴ＝
「３」となることにより、以下説明する内容の制御情報
を含んだマイクロコードＭＣ3がマイクロコードＲＡＭ
Ｕから読み出され、ＤＳＰ内部の接続状態は図５に示す
ものとなる。
「３」となることにより、以下説明する内容の制御情報
を含んだマイクロコードＭＣ3がマイクロコードＲＡＭ
Ｕから読み出され、ＤＳＰ内部の接続状態は図５に示す
ものとなる。
【００２８】＜マイクロコードＭＣ3の内容＞ 出力アドレスＯＡ1：ｋ−１が出力アドレスＯＡ1として
発生される。 出力アドレスＯＡ2：図３のバイカッドフィルタ演算に
おける係数Ｂ1の記憶アドレス「３」が出力アドレスＯ
Ａ2として発生される。 出力選択情報ＳＬＯ4：出力ディゼーブルを指示。すな
わち、レジスタ１０４（記憶部ＭＥＭ４）の読出データ
はどこにも供給されず、図５におけるスイッチ２０５は
開放される。 出力選択情報ＳＬＯh：ディゼーブル。出力インタフェ
ースＩＮＴＯは並列演算部ＰＣＡＬから切り離される。 なお、他の制御情報については、マイクロコードＭＣ2
と同じ内容であるため、説明を省略する。
発生される。 出力アドレスＯＡ2：図３のバイカッドフィルタ演算に
おける係数Ｂ1の記憶アドレス「３」が出力アドレスＯ
Ａ2として発生される。 出力選択情報ＳＬＯ4：出力ディゼーブルを指示。すな
わち、レジスタ１０４（記憶部ＭＥＭ４）の読出データ
はどこにも供給されず、図５におけるスイッチ２０５は
開放される。 出力選択情報ＳＬＯh：ディゼーブル。出力インタフェ
ースＩＮＴＯは並列演算部ＰＣＡＬから切り離される。 なお、他の制御情報については、マイクロコードＭＣ2
と同じ内容であるため、説明を省略する。
【００２９】マイクロコードＭＣ3が発生されることに
より、データＲＡＭ１０１のｋ−１番地から信号値Ｄ1
が読み出され、係数ＲＡＭ１０２の３番地から係数Ｂ1
が読み出され、乗算器２０２からＢ1・Ｄ1が出力され
る。そして、乗算結果Ｂ1・Ｄ1が加算器２０３の第１入
力端に供給される。加算器２０３の他方の入力端の信号
値はスイッチ２０５が開放状態であるために「０」とな
り、データＢ1・Ｄ1が加算器２０３から出力される。他
方、ＡＬＵ２０１ではカウンタＲＡＭ１０３の出力ＣＮ
Ｔ＝「３」に対するインクリメントが行われ、その演算
結果「４」がカウンタＲＡＭ１０３に供給される。
より、データＲＡＭ１０１のｋ−１番地から信号値Ｄ1
が読み出され、係数ＲＡＭ１０２の３番地から係数Ｂ1
が読み出され、乗算器２０２からＢ1・Ｄ1が出力され
る。そして、乗算結果Ｂ1・Ｄ1が加算器２０３の第１入
力端に供給される。加算器２０３の他方の入力端の信号
値はスイッチ２０５が開放状態であるために「０」とな
り、データＢ1・Ｄ1が加算器２０３から出力される。他
方、ＡＬＵ２０１ではカウンタＲＡＭ１０３の出力ＣＮ
Ｔ＝「３」に対するインクリメントが行われ、その演算
結果「４」がカウンタＲＡＭ１０３に供給される。
【００３０】その後、書込クロックが発生され、加算器
２０３から出力されるデータＢ1・Ｄ1がレジスタ１０４
へ書き込まれると共に、ＡＬＵ２０１の出力データ
「４」がカウンタＲＡＭ１０３に書き込まれ、ＣＮＴ＝
「４」となる。
２０３から出力されるデータＢ1・Ｄ1がレジスタ１０４
へ書き込まれると共に、ＡＬＵ２０１の出力データ
「４」がカウンタＲＡＭ１０３に書き込まれ、ＣＮＴ＝
「４」となる。
【００３１】＜マイクロコードＭＣ4の実行＞ＣＮＴ＝
「４」となることにより、以下説明する内容の制御情報
を含んだマイクロコードＭＣ4がマイクロコードＲＡＭ
Ｕから読み出される。 ＜＜マイクロコードＭＣ4の内容＞＞ 出力アドレスＯＡ1：ｋ−２が出力アドレスＯＡ１とし
て発生される。 出力アドレスＯＡ2：図３のバイカッドフィルタ演算に
おける係数Ｂ2の記憶アドレス「４」が出力アドレスＯ
Ａ2として発生される。 出力選択情報ＳＬＯ4：記憶部ＭＥＭ4（レジスタ１０
４）の読出データを並列演算部ＰＣＡＬ内の加算器２０
３へ供給すべき旨を指示。すなわち、図５においてスイ
ッチ２０５がＯＮ状態とされる。 なお、他の制御情報については、マイクロコードＭＣ3
と同じ内容であるため、説明を省略する
「４」となることにより、以下説明する内容の制御情報
を含んだマイクロコードＭＣ4がマイクロコードＲＡＭ
Ｕから読み出される。 ＜＜マイクロコードＭＣ4の内容＞＞ 出力アドレスＯＡ1：ｋ−２が出力アドレスＯＡ１とし
て発生される。 出力アドレスＯＡ2：図３のバイカッドフィルタ演算に
おける係数Ｂ2の記憶アドレス「４」が出力アドレスＯ
Ａ2として発生される。 出力選択情報ＳＬＯ4：記憶部ＭＥＭ4（レジスタ１０
４）の読出データを並列演算部ＰＣＡＬ内の加算器２０
３へ供給すべき旨を指示。すなわち、図５においてスイ
ッチ２０５がＯＮ状態とされる。 なお、他の制御情報については、マイクロコードＭＣ3
と同じ内容であるため、説明を省略する
【００３２】マイクロコードＭＣ4が発生されることに
より、データＲＡＭ１０１のＭ＋ｋ−２番地から信号値
Ｄ2が読み出され、係数ＲＡＭ１０２の４番地から係数
Ｂ2が読み出される。この結果、乗算器２０２からＢ2・
Ｄ2が出力される。そして、加算器２０３により、乗算
器２０２の出力Ｂ2・Ｄ2とレジスタ１０４の出力Ｂ1・
Ｄ1が加算され、加算器２０３からＢ1・Ｄ1＋Ｂ2・Ｄ2
が出力される。他方、ＡＬＵ２０１ではカウンタＲＡＭ
１０３の出力ＣＮＴ＝「４」に対するインクリメントが
行われ、その演算結果「５」がカウンタＲＡＭ１０３に
供給される。その後、書込クロックが発生され、Ｂ1・
Ｄ1＋Ｂ2・Ｄ2がレジスタ１０４へ書き込まれると共に
データ「５」がカウンタＲＡＭ１０３に書き込まれてＣ
ＮＴ＝「５」となる。
より、データＲＡＭ１０１のＭ＋ｋ−２番地から信号値
Ｄ2が読み出され、係数ＲＡＭ１０２の４番地から係数
Ｂ2が読み出される。この結果、乗算器２０２からＢ2・
Ｄ2が出力される。そして、加算器２０３により、乗算
器２０２の出力Ｂ2・Ｄ2とレジスタ１０４の出力Ｂ1・
Ｄ1が加算され、加算器２０３からＢ1・Ｄ1＋Ｂ2・Ｄ2
が出力される。他方、ＡＬＵ２０１ではカウンタＲＡＭ
１０３の出力ＣＮＴ＝「４」に対するインクリメントが
行われ、その演算結果「５」がカウンタＲＡＭ１０３に
供給される。その後、書込クロックが発生され、Ｂ1・
Ｄ1＋Ｂ2・Ｄ2がレジスタ１０４へ書き込まれると共に
データ「５」がカウンタＲＡＭ１０３に書き込まれてＣ
ＮＴ＝「５」となる。
【００３３】＜マイクロコードＭＣ5の実行＞ＣＮＴ＝
「５」となることにより、以下説明する内容の制御情報
を含んだマイクロコードＭＣ４がマイクロコードＲＡＭ
Ｕから読み出され、ＤＳＰ内部の接続状態は図６に示
すものとなる。 ＜＜マイクロコードＭＣ5の内容＞＞ インクリメント信号ＩＮＣ1：アサート。 入力アドレスＩＡ1：ｋが入力アドレスＩＡ1として発生
される。 出力選択情報ＳＬＯ1：出力ディゼーブルを指示。すな
わち、記憶部ＭＥＭ1（データＲＡＭ１０１）の読出デ
ータは他へ供給されない。 出力アドレスＯＡ1：無効。 出力アドレスＯＡ2：定数「１」が記憶されたアドレス
を指定する値「５」が出力アドレスＯＡ2として発生さ
れる。 出力選択情報ＳＬＯ3：記憶部ＭＥＭ3（カウンタＲＡＭ
１０３）のカウント値ＣＮＴを選択レジスタＵＳのみに
供給すべき旨を指示。すなわち、図５におけるＡＬＵ２
０１への入力データの供給は止絶え、ＡＬＵ２０１の出
力は「０」となる。 入力選択情報ＳＬＩg：入力インタフェースＩＮＴＩと
して使用している記憶部ＭＥＭgの出力を、並列演算部
ＰＣＡＬ内の乗算器２０２および判定回路へ供給すべき
旨を指示。 入力選択情報ＳＬＩ5：並列演算部ＰＣＡＬにおける判
定回路の出力を選択し、記憶部ＭＥＭ5(フラグレジスタ
１０５）へ供給する旨を指示。 入力アドレスＩＡ5＝「０」 出力アドレスＯＡ5＝「０」 出力選択情報ＳＬＯ5：記憶部ＭＥＭ5（フラグレジスタ
１０５）の出力を選択レジスタＵＳのプリセット端子へ
供給する旨を指示。 なお、他の制御情報については、マイクロコードＭＣ5
と同じ内容であるため、説明を省略する。
「５」となることにより、以下説明する内容の制御情報
を含んだマイクロコードＭＣ４がマイクロコードＲＡＭ
Ｕから読み出され、ＤＳＰ内部の接続状態は図６に示
すものとなる。 ＜＜マイクロコードＭＣ5の内容＞＞ インクリメント信号ＩＮＣ1：アサート。 入力アドレスＩＡ1：ｋが入力アドレスＩＡ1として発生
される。 出力選択情報ＳＬＯ1：出力ディゼーブルを指示。すな
わち、記憶部ＭＥＭ1（データＲＡＭ１０１）の読出デ
ータは他へ供給されない。 出力アドレスＯＡ1：無効。 出力アドレスＯＡ2：定数「１」が記憶されたアドレス
を指定する値「５」が出力アドレスＯＡ2として発生さ
れる。 出力選択情報ＳＬＯ3：記憶部ＭＥＭ3（カウンタＲＡＭ
１０３）のカウント値ＣＮＴを選択レジスタＵＳのみに
供給すべき旨を指示。すなわち、図５におけるＡＬＵ２
０１への入力データの供給は止絶え、ＡＬＵ２０１の出
力は「０」となる。 入力選択情報ＳＬＩg：入力インタフェースＩＮＴＩと
して使用している記憶部ＭＥＭgの出力を、並列演算部
ＰＣＡＬ内の乗算器２０２および判定回路へ供給すべき
旨を指示。 入力選択情報ＳＬＩ5：並列演算部ＰＣＡＬにおける判
定回路の出力を選択し、記憶部ＭＥＭ5(フラグレジスタ
１０５）へ供給する旨を指示。 入力アドレスＩＡ5＝「０」 出力アドレスＯＡ5＝「０」 出力選択情報ＳＬＯ5：記憶部ＭＥＭ5（フラグレジスタ
１０５）の出力を選択レジスタＵＳのプリセット端子へ
供給する旨を指示。 なお、他の制御情報については、マイクロコードＭＣ5
と同じ内容であるため、説明を省略する。
【００３４】上記マイクロコードＭＣ5が発生されるこ
とにより、インクリメント信号ＩＮＣ1がアサートさ
れ、記憶部ＭＥＭ1（データＲＡＭ１０１）におけるモ
ジュロカウンタ１２のカウント値がＭ＋１となり、新た
なサンプリング周期への切換がなされる。すなわち、図
３における信号値Ｄ0、Ｄ1、Ｄ2を記憶すべきアドレス
は、各々、Ｍ＋ｋ＋１，Ｍ＋ｋ，Ｍ＋ｋ−１となり、直
前のサンプリング周期においてＤ0（Ｍ＋ｋ番地）およ
びＤ1（Ｍ＋ｋ−１番地）として記憶されていた各信号
値は新たなサンプリング周期において信号値Ｄ1および
Ｄ2として取り扱われる。
とにより、インクリメント信号ＩＮＣ1がアサートさ
れ、記憶部ＭＥＭ1（データＲＡＭ１０１）におけるモ
ジュロカウンタ１２のカウント値がＭ＋１となり、新た
なサンプリング周期への切換がなされる。すなわち、図
３における信号値Ｄ0、Ｄ1、Ｄ2を記憶すべきアドレス
は、各々、Ｍ＋ｋ＋１，Ｍ＋ｋ，Ｍ＋ｋ−１となり、直
前のサンプリング周期においてＤ0（Ｍ＋ｋ番地）およ
びＤ1（Ｍ＋ｋ−１番地）として記憶されていた各信号
値は新たなサンプリング周期において信号値Ｄ1および
Ｄ2として取り扱われる。
【００３５】そして、新たなサンプルＸが入力インタフ
ェース回路ＩＮＴＩを介してＤＳＰ内部に取込まれ、乗
算器２０２により、サンプルＸと係数ＲＡＭ１０２の４
番地から読み出されたデータ「１」とが乗算される。こ
の乗算結果Ｘとレジスタ１０４の出力データＢ1・Ｄ1＋
Ｂ2・Ｄ2が加算器２０３に入力され、加算器２０３から
加算結果Ｘ＋Ｂ1・Ｄ1＋Ｂ2・Ｄ2が出力される。また、
サンプルＸは並列演算部ＰＣＡＬにおける判定回路に入
力される。そして、判定回路により、Ｘが所定値以上で
あるか否かが判断される。そして、Ｘが所定値以上であ
る場合にはフラグレジスタ１０５にフラグ情報として
“１”が書き込まれ、Ｘが所定値に満たない場合には
“０”が書き込まれる。また、ＡＬＵ２０１は入力端に
対するデータの供給がないため、その出力が「０」とな
る。
ェース回路ＩＮＴＩを介してＤＳＰ内部に取込まれ、乗
算器２０２により、サンプルＸと係数ＲＡＭ１０２の４
番地から読み出されたデータ「１」とが乗算される。こ
の乗算結果Ｘとレジスタ１０４の出力データＢ1・Ｄ1＋
Ｂ2・Ｄ2が加算器２０３に入力され、加算器２０３から
加算結果Ｘ＋Ｂ1・Ｄ1＋Ｂ2・Ｄ2が出力される。また、
サンプルＸは並列演算部ＰＣＡＬにおける判定回路に入
力される。そして、判定回路により、Ｘが所定値以上で
あるか否かが判断される。そして、Ｘが所定値以上であ
る場合にはフラグレジスタ１０５にフラグ情報として
“１”が書き込まれ、Ｘが所定値に満たない場合には
“０”が書き込まれる。また、ＡＬＵ２０１は入力端に
対するデータの供給がないため、その出力が「０」とな
る。
【００３６】その後、書込クロックが発生され、加算器
２０３の出力データＸ＋Ｂ1・Ｄ1＋Ｂ2・Ｄ2が新たな信
号値Ｄ0としてデータＲＡＭ１０１のＭ＋１＋ｋ番地に
書き込まれる。このようにして図３のバイカッドフィル
タ演算に係る１サンプリング周期相当の演算処理が完了
する。さらにＡＬＵ２０１の出力データ「０」がカウン
タＲＡＭ１０３に書き込まれ、ＣＮＴ＝「０」となる。
２０３の出力データＸ＋Ｂ1・Ｄ1＋Ｂ2・Ｄ2が新たな信
号値Ｄ0としてデータＲＡＭ１０１のＭ＋１＋ｋ番地に
書き込まれる。このようにして図３のバイカッドフィル
タ演算に係る１サンプリング周期相当の演算処理が完了
する。さらにＡＬＵ２０１の出力データ「０」がカウン
タＲＡＭ１０３に書き込まれ、ＣＮＴ＝「０」となる。
【００３７】選択レジスタＵＳはカウントＲＡＭ１０３
から出力されるカウント値ＣＮＴ＝「０」とフラグレジ
スタ１０５から出力されるフラグ情報が入力される。フ
ラグ情報が“０”、すなわち、新たなサンプルが所定値
に満たない場合には、ＣＮＴ＝「０」が選択レジスタＵ
Ｓへ書き込まれる。この結果、前述したマイクロコード
ＭＣ0が発生され、図４の状態に戻る。そして、上述と
同様な手順により、新たなサンプリング周期に係るバイ
カッドフィルタ演算が行われる。
から出力されるカウント値ＣＮＴ＝「０」とフラグレジ
スタ１０５から出力されるフラグ情報が入力される。フ
ラグ情報が“０”、すなわち、新たなサンプルが所定値
に満たない場合には、ＣＮＴ＝「０」が選択レジスタＵ
Ｓへ書き込まれる。この結果、前述したマイクロコード
ＭＣ0が発生され、図４の状態に戻る。そして、上述と
同様な手順により、新たなサンプリング周期に係るバイ
カッドフィルタ演算が行われる。
【００３８】一方、サンプルＸが所定値以上になること
によりフラグ情報が“１”になると、予め用意された
「０」〜「５」以外の別の値が選択レジスタＵＳにプリ
セットされる。この結果、例えば図７に示すＦＩＲフィ
ルタ演算を行うための接続状態を実現するマイクロコー
ドが発生される。このようにして、入力状態により条件
判断を行うことができる。また、このようなＦＩＲのマ
イクロコードを作成することが可能であることは、上記
バイカッドフィルタ演算に係るマイクロコードの説明か
ら容易に理解されよう。
によりフラグ情報が“１”になると、予め用意された
「０」〜「５」以外の別の値が選択レジスタＵＳにプリ
セットされる。この結果、例えば図７に示すＦＩＲフィ
ルタ演算を行うための接続状態を実現するマイクロコー
ドが発生される。このようにして、入力状態により条件
判断を行うことができる。また、このようなＦＩＲのマ
イクロコードを作成することが可能であることは、上記
バイカッドフィルタ演算に係るマイクロコードの説明か
ら容易に理解されよう。
【００３９】
【発明の効果】以上説明したように、この発明によるＤ
ＳＰによれば、目的とする信号処理に必要な各演算処理
が並列実行されるので、大規模かつ複雑な信号処理を高
速に実行することができるという効果が得られる。
ＳＰによれば、目的とする信号処理に必要な各演算処理
が並列実行されるので、大規模かつ複雑な信号処理を高
速に実行することができるという効果が得られる。
【図１】 この発明の一実施例によるデジタル信号プロ
セッサの構成を示すブロック図である。
セッサの構成を示すブロック図である。
【図２】 この発明の一実施例によるデジタル信号プロ
セッサの構成を示すブロック図である。
セッサの構成を示すブロック図である。
【図３】 同実施例の動作を示す図である。
【図４】 同実施例の動作を示す図である。
【図５】 同実施例の動作を示す図である。
【図６】 同実施例の動作を示す図である。
【図７】 同実施例の動作を示す図である。
Ｕ……マイクロコードＲＡＭ、ＵＳ……選択レジスタ、
ＭＥＭ１〜ＭＥＭｎ……記憶部、ＰＣＡＬ……並列演算
部、ＣＡＳ１〜ＣＡＬｍ……演算部、ＩＸ１〜ＩＸｎ…
…入力切換回路、ＯＸ１〜ＯＸｎ……出力切換回路、Ｉ
Ｂ１〜ＩＢｍ……入力データバス、０Ｂ１〜ＯＢｍ……
出力データバス。
ＭＥＭ１〜ＭＥＭｎ……記憶部、ＰＣＡＬ……並列演算
部、ＣＡＳ１〜ＣＡＬｍ……演算部、ＩＸ１〜ＩＸｎ…
…入力切換回路、ＯＸ１〜ＯＸｎ……出力切換回路、Ｉ
Ｂ１〜ＩＢｍ……入力データバス、０Ｂ１〜ＯＢｍ……
出力データバス。
Claims (2)
- 【請求項１】 各々入力データに対して所定の演算処理
を施す複数の演算手段と、 複数の記憶手段と、 出力選択情報に従い、前記各記憶手段の読出データを前
記各演算手段へ供給する被演算データ供給手段と、 入力選択情報に従い、前記各演算手段の演算処理結果を
前記各記憶手段へ供給する記憶データ供給手段と、 前記入力選択情報、出力選択情報、各記憶手段における
書込アドレスおよび読出アドレスを含むマイクロコード
を発生するマイクロコード発生手段とを具備することを
特徴とするデジタル信号プロセッサ。 - 【請求項２】 前記各演算手段の演算結果に基づいて前
記マイクロコード発生手段が発生するマイクロコードが
切り換えられることを特徴とする請求項１記載のデジタ
ル信号プロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216203A JP3055316B2 (ja) | 1992-08-13 | 1992-08-13 | デジタル信号プロセッサ |
| US08/674,216 US5633808A (en) | 1992-08-13 | 1996-07-01 | Digital signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216203A JP3055316B2 (ja) | 1992-08-13 | 1992-08-13 | デジタル信号プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0667876A true JPH0667876A (ja) | 1994-03-11 |
| JP3055316B2 JP3055316B2 (ja) | 2000-06-26 |
Family
ID=16684891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4216203A Expired - Fee Related JP3055316B2 (ja) | 1992-08-13 | 1992-08-13 | デジタル信号プロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5633808A (ja) |
| JP (1) | JP3055316B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781457A (en) * | 1994-03-08 | 1998-07-14 | Exponential Technology, Inc. | Merge/mask, rotate/shift, and boolean operations from two instruction sets executed in a vectored mux on a dual-ALU |
| GB2299422B (en) * | 1995-03-30 | 2000-01-12 | Sony Uk Ltd | Object code allocation in multiple processor systems |
| US6527474B2 (en) | 2001-04-30 | 2003-03-04 | Stella Corporation | Pavement drain |
| CN102651797A (zh) * | 2011-02-25 | 2012-08-29 | 西安邮电学院 | 一种新型阵列视频信号处理单元结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022822A (ja) * | 1983-04-09 | 1985-02-05 | シユラムバ−ガ−・メジヤ−メント・アンド・コントロ−ル（ユ−ケイ）リミテツド | デジタル信号処理装置 |
| JPS6469115A (en) * | 1987-09-10 | 1989-03-15 | Anritsu Corp | Digital signal processing circuit |
| JPH01116730A (ja) * | 1987-10-30 | 1989-05-09 | Mitsubishi Electric Corp | デイジタル信号処理プロセツサ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8304442A (nl) * | 1983-12-27 | 1985-07-16 | Koninkl Philips Electronics Nv | Geintegreerde en programmeerbare processor voor woordsgewijze digitale signaalbewerking. |
| US4718057A (en) * | 1985-08-30 | 1988-01-05 | Advanced Micro Devices, Inc. | Streamlined digital signal processor |
| US5179530A (en) * | 1989-11-03 | 1993-01-12 | Zoran Corporation | Architecture for integrated concurrent vector signal processor |
| US5239654A (en) * | 1989-11-17 | 1993-08-24 | Texas Instruments Incorporated | Dual mode SIMD/MIMD processor providing reuse of MIMD instruction memories as data memories when operating in SIMD mode |
| US5361367A (en) * | 1991-06-10 | 1994-11-01 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Highly parallel reconfigurable computer architecture for robotic computation having plural processor cells each having right and left ensembles of plural processors |
-
1992
- 1992-08-13 JP JP4216203A patent/JP3055316B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-01 US US08/674,216 patent/US5633808A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022822A (ja) * | 1983-04-09 | 1985-02-05 | シユラムバ−ガ−・メジヤ−メント・アンド・コントロ−ル（ユ−ケイ）リミテツド | デジタル信号処理装置 |
| JPS6469115A (en) * | 1987-09-10 | 1989-03-15 | Anritsu Corp | Digital signal processing circuit |
| JPH01116730A (ja) * | 1987-10-30 | 1989-05-09 | Mitsubishi Electric Corp | デイジタル信号処理プロセツサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3055316B2 (ja) | 2000-06-26 |
| US5633808A (en) | 1997-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6367003B1 (en) | Digital signal processor having enhanced utilization of multiply accumulate (MAC) stage and method | |
| JPH08106375A (ja) | 信号処理演算器 | |
| JPH11154114A (ja) | 複数データ・フェッチのアーキテクチャを使ってテーブル・ルックアップを実行するためのシステムおよび方法 | |
| CN112486907B (zh) | 可重构处理器上多层循环任务的硬件实现方法 | |
| JP3055316B2 (ja) | デジタル信号プロセッサ | |
| Sahin et al. | Feasibility of floating-point arithmetic in reconfigurable computing systems | |
| US20250130808A1 (en) | Vector transformation in parallel with arithmetic operation | |
| JP2752076B2 (ja) | プログラマブル・コントローラ | |
| JPH0345420B2 (ja) | ||
| US20030005269A1 (en) | Multi-precision barrel shifting | |
| JP2793357B2 (ja) | 並列演算装置 | |
| JPS6125166B2 (ja) | ||
| JP3850150B2 (ja) | デジタル信号処理動作を実行する方法およびデジタル信号プロセッサ | |
| JP3441847B2 (ja) | データメモリを有するプロセッサ | |
| JPS60204029A (ja) | 信号処理装置 | |
| JPH01273132A (ja) | マイクロプロセッサ | |
| JP3107595B2 (ja) | メモリアクセス制御装置及びメモリアクセス制御方法 | |
| JP2778478B2 (ja) | 相関演算プロセッサ | |
| Digeser et al. | Instruction set extension in the NIOS II: A floating point divider for complex numbers | |
| JP3723311B2 (ja) | 並列演算プロセッサ | |
| JPH0830584A (ja) | Ｎポイントｆｆｔ専用プロセッサ | |
| JP3753442B2 (ja) | Ｄｓｐ装置 | |
| JPH07105342A (ja) | 画像処理装置 | |
| JPH033047A (ja) | 演算機能付きメモリ | |
| JPS62224817A (ja) | デ−タ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000314 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090414 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090414 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110414 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120414 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |