JPH01116742A - 共用メモリのアクセス順位制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のプロセッサによりメモリを共用する所謂
マルチプロセッサシステムにおける共用メモリにたいす
る各プロセッサによるアクセスの順位を制御する回路に
関する。

〔従来の技術〕

第４図及び第５図は、オーム社発行「データ通信システ
ム入門」の第１１８頁に記載されている従来の共用メモ
リのアクセス順位の制御回路の一例を示すブロック図及
びその要部の回路図である。

第４図において、１は第１のＣＰＵｌ０Ｉ〜第ｎのＣＰ
ｏｌｏｎを含むＣＰＵ群であり、２はマルチボートメモ
リ制御回路、つまりアクセス順位制御回路、３はマルチ
ポートを有し、各ＣＰＵによりアクセスされるメモリで
ある。

各ＣＰ０１０１〜ＣＰＵ１０ｎとメモリ３とはバス４に
て接続されている。各ｃｐｕ１ｏｉ〜ＣＰＵ１００ｎか
らのメモリ使用要求信号５１〜５ｎはマルチポートメモ
リ制御回路２に与えられ、またマルチポートメモリ制御
回路２から各ＣＰＵｌ０Ｉ　＝ＣＰＵ１０ｎへは使用承
認信号６１〜６ｎが与えられる。

第５図は上述のマルチポートメモリ制御回路２の構成を
示す回路図であり、メモリ３が４ポートの場合の構成を
示している。

図中５ａ、５ｂ、５ｃ、５ｄはそれぞれ各ＣＰＵｌ０Ｉ
　〜ＣＰＵ１０４からのメモリ使用要求信号であり、こ
のマルチポートメモリ制御回路２への入力信号となって
いる。

これらのメモリ使用要求信号５ａ〜５ｄはラッチ回路１
０を構成する各フリップフロップ１８〜１ｄのＤ端子に
それぞれ入力されている。各フリップフロップ１ａから
１ｂのＱ＠子出出力それぞれ各ＣＰＵｌ０Ｉ−ＣＰＵ１
０ｎへの使用承認信号６ａ〜６ｄとなっている。

７は各ＣＰＵｌ０Ｉ〜ＣＰ［１１０４からのメモリ使用
要求の有無を調べるための基本タイミングを発生するた
めの発振回路であり、この発振回路７が発生する基本タ
イミング信号はゲート回路８に与えられている。このゲ
ート回路８は基本タイミング信号をＯＲ回路１１の出力
に応じてタイミング発生回路９にオン／オフして与えて
いる。

タイミング発生回路９はゲート回路８の出力信号に応じ
て、各ＣＰＵｌ０Ｉ〜ＣＰＵ１０４からのメモリ使用要
求の有無を逐次調べるタイミング信号を発生するが、主
要には同期リセットシフトレジスタ９０にて構成されて
いる。

ラッチ回路ｌＯは各ＣＰＵｌ０Ｉ〜ＣＰＵ１０４に対応
するフリップフロップｌａ〜１ｄを個別にセントしてそ
れぞれのＤ入力端子への入力信号の状態、即ち各ＣＰＵ
１０１−ＣＰＵ１０４のメモリ使用要求の有無をそれぞ
れのＱ端子から出力させる。

このような従来の制御回路の動作は以下の如くである。

ＣＰＩＪＩＯＩ　〜ＣＰＵ１０４（７）内のあるＣＰＵ
がメモリ３を使用する場合、そのＣＰＵからメモリ使用
要求信号線５ａ　（又は、５ｂ、　５ｃ、　５ｄ）がマ
ルチポートメモリ制御回路２に与えられる。

マルチポートメモリ制御−路２はこれに対して、他のＣ
ＰＵにメモリ３の使用を許可していない場合であれば、
ゲート回路８及びタイミング発生回路９によりある一定
のタイミングでタイミング信号２１　、２２．２３．２
４を順次出力して各ＣＰＵｌ０Ｉ　〜ＣＰＵ１０４（７
）メモリ使用要求信号の有無を調べている。

これにより、いずれかのＣＰＵｌ０Ｉ〜ＣＰＵ１０４が
メモリ使用要求信号を出力している場合には、それに対
応するラッチ回路１０のフリップフロップ１ａ〜１ｄが
そのＱ端子から使用承認信号６ａ〜６ｄを出力する。

また、いずれかの使用承認信号６ａ〜６ｄが出力されて
いる場合には、ＯＲ回路１１を介してゲート回路８にオ
フ信号が与えられるので、タイミング発生回路９からの
タイミング信号２１．２２．２３．２４の発生が禁じら
れる。

そして、メモリ使用要求信号を出力していたＣＰｕがメ
モリ３へのアクセスを終了してメモリ使用要求信号をオ
フすると、ラッチ回路ＩＯの対応するフリップフロップ
Ｉａ　（又は、ｌｂ、　ｌｃ、　Ｉｄ）がリセットされ
、使用承認信号６ａ　（又は、６ｂ、　６ｃ、　６ｄ）
がオフされると共に、ＯＲ回路１１からゲート回路８ヘ
オン信号が与えられてタイミング発生回路９からのタイ
ミング信号２１．２２．２３．２４の出力が再開される
。

〔発明が解決しようとする問題点〕 従来の共用メモリのアクセス順位制御回路は以上のよう
に構成されているので、それぞれのプロセッサからの使
用要求の有無を調べるために一定の時間がそれぞれのプ
ロセッサについて必要であるので、オーバヘッド時間が
長くなり、メモリのスループットが低下するという問題
がある。この問題はプロセッサの数が増加するに伴って
大きくなる。

本発明はこのような事情に鑑みてなされたものであり、
複数のプロセッサによるメモリのアクセ　　　　　−ス
の際の優先順位の調停を迅速に行うことにより、オーバ
ヘッドを短縮し、メモリアクセスのスループットを向上
し得る共用メモリのアクセス制御回路。

〔問題点を解決するための手段〕

本発明の共用メモリのアクセス順位制御回路は、一つの
メモリを共有する複数のプロセッサから出力されるメモ
リ使用要求ストローブ信号そのものを使用して各プロセ
ッサによるメモリのアクセス順位の調停を行う。

〔作用〕

本発明の共用メモリのアクセス順位制御回路では、複数
のプロセッサそれぞれから出力されるメモリ使用要求ア
ドレス信号の有無をそれぞれのプロセッサから出力され
るメモリ使用要求ストローブ信号にて行うので、クロッ
ク等のオーバヘッドを大きくする要素は不要になる。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係る共用メモリのアクセス順位制御回
路の構成を示す回路図である。なおこの実施例は前述の
従来例と同様に４１１１のＣＰＵにより１個のメモリを
共有している場合の例であり、第４図のマルチボートメ
モリ制御回路２に置き換えられる。

図中５ａ−１〜５ｄ−１は４個のＣＰＵｌ０Ｉ　〜ＣＰ
Ｕ１０４それぞれが出力するメモリ使用要求アドレス信
号であり、それぞれＮＡＮＤゲートにて構成され、各Ｃ
Ｐυに対応する優先権付与回路９８〜９ｄの入力信号と
なっている。

なお、各ＣＰｔ１１０１〜ＣＰＵ１０４によるメそす３
のアクセス順位は第１　＜７）ＣＰＵＩＯｌ、第２　（
７）ＣＰＵ１０２．第３のＣＰＵ１０２．第４　（７）
ＣＰＵ１０４ノ順とする。

５ａ−２〜５ｄ−２は４個のＣＰＵｌ０Ｉ−ＣＰＵ１０
４それぞれが出力するメモリ使用要求ストローブ信号で
あり、それぞれ上述の優先権付与回路９ａ〜９ｄの入力
信号となっている。

各優先権付与回路９８〜９ｄの負論理出力はそれぞれ各
ＣＰＵｌ０Ｉ　〜ＣＰＩＪ１０４に対応するラッチ回路
１０ａ〜ｌｏｄの負論理の入力端子りに与えられており
、これらの各ラッチ回路１０ａ〜１０ｄのリセント端子
Ｒには上述のメモリ使用要求ストローブ信号５ａ−２〜
５ｄ−２が与えられている。

そして、各ラッチ回路１０ａ〜１０ｄの出力はそれぞれ
各ＣＰＵｌ０Ｉ〜ＣＰＵ１０４に対応するバッファ回路
１３ａ〜１３ｄを介して使用承認信号６８〜６ｄとして
それぞれに対応するＣＰＵｌ０Ｉ〜ＣＰＵ１０４に与え
られている。

また図中１２ａ〜１２ｄはＡＮＤゲートにて構成され、
各ＣＰＵｌ０Ｉ〜ＣＰＵ１０４に対応するマスク信号発
生回路であり、それぞれの出力であるマスク信号１２０
ａ〜１２０ｄはそれぞれに対応する優先権付与回路９８
〜９ｄの入力となっている。

ところで、第１の優先権付与回路９ａの入力は第１のＣ
ＰＵｌ０Ｉのメモリ使用要求アドレス信号５８−１とメ
モリ使用要求ストローブ信号５ａ−２とマスク信号発生
回路１２ａの出力とであるが、第２の優先権付与回路９
ｂの入力は第２のＣＰＵ１０２のメモリ使用要求アドレ
ス信号５ｂ−１とメモリ使用要求ストローブ信号５ｂ−
２とマスク信号発生回路１２ｂの出力及び第２のＣＰＵ
１０２のメモリ使用要求アドレス信号５ａ−１の反転信
号である。

また、第３の優先権付与回路９ｃの入力は第３のＣＰＵ
１０３のメモリ使用要求アドレス信号５Ｃ−１とメモリ
使用要求ストローブ信号５ｃｍ２とマスク信号発生回路
１２ｃの出力及び第１のＣＰＵｌ０Ｉのメモリ使用要求
アドレス信号５８−１の反転信号と第２゛のＣＰＵ１０
２のメモリ使用要求アドレス信号５ｂ−１の反転信号で
ある。

更に、第４の優先権付与回路９ｄの入力は第４のＣＰＵ
１０４のメモリ使用要求アドレス信号５ｄ−１とメモリ
使用要求ストローブ信号５６−２とマスク信号発生回路
１２ｄ及び第１のＣＰＵｌ０Ｉのメモリ使用要求アドレ
ス信号５８−１の反転信号と第２のＣＰＵ１０２のメモ
リ使用要求アドレス信号５ｂの反転信号と第３のｃｒｔ
＋１０３のメモリ使用要求アロドレス信号５Ｃ−１の反
転信号である。

このように第２優先順位以下の各優先権付与回路９ｂ〜
９ｄに上位側のメモリ使用要求アドレス信号５ａ−１〜
５ｄ−１の反転信号を順次入力とすることにより、各メ
モリ使用要求アドレス信号５ａ−１〜５ｄ−１の内のよ
り優先順位が高い信号が出力されている場合にはそれ以
下の優先順位の優先権付与回路９ｂ〜９ｄの各出力信号
２２〜２４が無効になる。即ち、メモリ使用要求アドレ
ス信号５ａ−１〜５ｄ−１は第１のＣＰ０１０１〜第４
のＣＰＵ１０４の優先順にに対応する。

一方、各マスク信号発生回路１２ａ−１２ｄにはそれぞ
れ他のラッチ回路１０ａ−１０ｄの出力、具体的には第
１のマスク信号発生回路１２ａにはラッチ回路１０ｂ、
　１０ｃ、　１０　ｄの出力が、第２のマスク信号発生
回路１２ｂにはラッチ回路１０ｃ、　１０ｄ、　１０ａ
の出力が、第３のマスク信号発生回路１２ｃにはラッチ
回路１０ｄ。

１０ａ、　１０　ｂの出力が、第４のマスク信号発生回
路１２ｄにはラッチ回路１０ａ、　１０ｂ、　１０　ｃ
の出力が、それぞれ与えられている。

これにより、それぞれの優先権付与回路９８〜９ｄは、
他のラッチ回路１０ａ〜１０ｄから有意信号が出力され
ている場合、即ち各バッファ回路１３１〜１３ｄから使
用承認信号６８〜６ｄが出力されている場合には、その
各出力信号２２〜２４が無効になる。゛即ち、いずれか
のＣＰＵがメモリ使用要求アドレス信号５ａ−１〜５ｄ
−１を出力してメモリをアク↓スしている際には他のＣ
Ｐｔ１によるメモリのアクセスは禁じられるのである。

以下、上述の如き構成の本発明の共有メモリのアクセス
順位制御回路の動作について、その動作を示す第２図及
び第３図のタイミングチャートを参照して説明する。

第２図に示す如く、各ＣＰＩＩＩＯＩ　〜ＣＰＵ１０４
ノ／　％　！Ｊ使用要求アドレス信号５ａ−１〜５ｄ−
１とメモリ使用要求ストローブ信号５ａ−２〜５６−２
とはその立上がりに時間ｔ１の遅延があり、またその立
下がりには時間ｔ２の遅延がある。そして、各メモリ使
用要求ストローブ信号５ａ−２〜５ｄ−２はメモリ使用
要求アドレス信号５ａ−１〜５ｄ−１の全体の持続時間
１０内で立上がり且つ立下がる。

次に第３図のタイミングチャートに従って、第１．２．
４の３　ツ（７）ＣＰＵＩＯＩ−ＣＰＵ１０４から同時
Ｌメモリ使用要求アドレス信号５ａ−１，５ｂ−１，５
ｄ−１が出力された場合について説明する。

第３図（ａ）、　（０３，（ｇ）に示す如く、メモリ使
用要求アドレス信号５ａ−１，５ｂ−１，５ｄ−１が同
時に出力されると、第３図ら）に示す如くメモリ使用要
求ストローブ信号５ａ−２が出力された時点でまず第１
の優先権付与回路９ａにより、第３図（１）に示す如く
、優先権付与回路９ａから出力信号２１が出力されてラ
ッチ回路１０ａにラッチされ、第１のＣＰＵに優先権が
付与される。

これにより、使用承認信号６ａが第１のＣＰＵに与えら
れてメモリのアクセスが実行される。

この間、第２のＣＰＵ１０２がメモリ使用要求ストロー
ブ信号５ｂ−２も出力されているが、第１のラッチ回路
１０ａの出力信号が第２のマスク信号発生回路１２ｂを
介して第２の優先権付与回路９ｂに与えられているので
、この第２の優先権付与回路９ｂの出力信号２２は無効
となる。

同様に第４のＣＰＵ１０４から出力されているメモリ使
用要求アドレス信号５ｄ−１も無効となるので、第１の
メモリ使用要求ストローブ信号５ａ−２のみが有効とな
って第１のＣＰｔ１ｌＯ１によるメモリのアクセスのみ
が実行される。

やがて第１のＣＰＵｌ０Ｉによるメモリのアクセスが終
了すると、第３図（ａ）、　（ｂ）に示す如く、メモリ
使用要求ストローブ信号５ａ−２，メモリ使用要求アド
レス信号５ａ−１の順にオフする。そして、次に第２の
優先権付与回路９ｂにより第２のＣＰＵｌ０Ｉから出力
されているメモリ使用要求アドレス信号５ｂ−１が受付
られ、第３図０１に示す如く、第２の優先権付与回路９
ｂの出力信号２２が有効となる。これにより、優先権付
与回路９ｂの出力信号２２は第２のラッチ回路１０ｂに
ラッチされてバッファ回路１３ｂから使用承認信号６ｂ
として第２のＣＰＵ１０２へ出力される。

この間、第４のＣＰＵ１０４が出力しているメモリ使用
要求アドレス信号５ｄ−１は第２のラッチ回路１０ｂの
出力信号が第４のマスク信号発生回路１２ｄを介して第
４の優先権付与回路９ｄに与えられることにより、この
第４の優先権付与回路９ｄの出力信号２４は無効になる
。

最後に上述の第２のＣＰＵ１０４によるメモリのアクセ
スが終了すると、優先権付与回路９ｄの出力信号　　　
　　２４が有効になって第４の優先権付与回路９ｄがこ
れをラッチし、バッファ回路１３ｄから使用承認信号６
ｄが第４のＣＰＵに出力されてこの第４のＣＰ［１１０
４によるメモリのアクセスが実行される。

なお、上記実施例では４個のＣＰｕにてメモリをアクセ
スする構成としているが、更に多数のＣＰＵを使用する
構成も勿論可能である。また上記実施例では優先権付与
回路９８〜９ｄとマスク信号発生回路１２ａ〜１２ｄと
を別藺の構成としているが、単一のゲート回路にて構成
することも可能である。

〔発明の効果〕

以上のように本発明によれば、一つのメモリを共有する
複数のＣＰｕからそれぞれ出力されるメモリ使用要求ス
トローブ信号を使用してメモリアクセスの優先順位の調
停制御を行うようにしているので、オーバヘッド時間が
短縮され、メモリアクセスのスルーブツトが向上する。

【図面の簡単な説明】

第１図は本発明の共有メモリのアクセス順位制御回路の
構成を示す回路図、第２図及び第３図はその動作説明の
ためのタイミングチャート、第４回及び第５図は従来装
置の構成を示すブロック図及び回路図である。 ５ａ−１〜５ｄ−１・・・メモリ使用要求アドレ１゛ス
信号５ａ−２〜５ｄ−２・・・メモリ使用要求ストロー
ブ信号６ａ〜６ｄ・・・使用承認信号　　９ａ〜９ｄ・
・・優先権付与回路　　１０ａ〜１０ｄ・・・ラッチ回
路　　１２ａ〜１２ｄ・・・マスク信号発生回路 なお、各図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、単一のメモリを複数のプロセッサにより予め定めら
   れた優先順位に従ってアクセスするためのアクセス順位
   制御回路において、 それが付随するプロセッサからメモリ使用要求アドレス
   信号及びメモリ使用要求ストローブ信号が出力されてお
   り、またそのプロセッサより優先順位が高い他のプロセ
   ッサからメモリ使用要求アドレス信号が出力されていな
   い場合にそのプロセッサによる前記メモリの優先使用を
   受付ける優先権付与回路と、 各優先権付与回路の出力信号をラッチしてメモリ使用許
   可信号としてそれぞれが付随するプロセッサに与えるラ
   ッチ回路と、 他のプロセッサに付随するラッチ回路からメモリ使用許
   可信号が出力されている間はそれが付随するプロセッサ
   の優先権付与回路の機能を停止させるためのマスク信号
   を発生する回路と を備えたことを特徴とする共用メモリのアクセス順位制
   御回路。