JPH073940B2 - アービタ回路 - Google Patents
アービタ回路Info
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- JPH073940B2 JPH073940B2 JP62292831A JP29283187A JPH073940B2 JP H073940 B2 JPH073940 B2 JP H073940B2 JP 62292831 A JP62292831 A JP 62292831A JP 29283187 A JP29283187 A JP 29283187A JP H073940 B2 JPH073940 B2 JP H073940B2
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- Japan
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- req
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- arbiter circuit
- gate
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Multi Processors (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、非同期的に発生する複数の要求の競合を裁
定するアービタ回路に関するものである。
定するアービタ回路に関するものである。
互いに非同期的に動作する複数のデジタルサブシステム
（例えば、マルチプロセッサシステム）が一つの資源
（例えば、ディスク装置）を共有する場合、サブシステ
ムからの共有資源使用要求は時間的にランダムに発生す
るので、この競合を裁定する必要がある。例えば、ある
サブシステムから共有資源使用要求があった時、共有資
源が他のサブシステムによって既に使用中であれば、使
用終了までその要求を待機させておく処理が必要であ
る。このような競合裁定処理を行うのがアービタ回路で
ある。
（例えば、マルチプロセッサシステム）が一つの資源
（例えば、ディスク装置）を共有する場合、サブシステ
ムからの共有資源使用要求は時間的にランダムに発生す
るので、この競合を裁定する必要がある。例えば、ある
サブシステムから共有資源使用要求があった時、共有資
源が他のサブシステムによって既に使用中であれば、使
用終了までその要求を待機させておく処理が必要であ
る。このような競合裁定処理を行うのがアービタ回路で
ある。
第４図は、例えば、「ISCC85、ダイジェスト オブ テ
クニカル ペーバーズ（P45）（ISCC85 DIGEST OF T
ECHNICAL PAPERS（P45））」に示された従来のアービ
タ回路である。信号REQ−Ａ及びREQ−Ｂは、それぞれサ
ブシステムからの要求を表わす信号であり、信号▲
▼及び▲▼はそれぞれ要求信号REQ−
Ａ及びREQ−Ｂの要求を承認したことを表わす信号であ
る。1aは要求信号REQ−Ａと承認信号▲▼を
入力とし、承認信号▲▼を出力とするNANDゲ
ート、1bは要求信号REQ−Ｂと承認信号▲▼
を入力とし、承認信号▲▼を出力とするNAND
ゲートである、NANDゲート1a,1bはRSフリップフロップ
を構成している。
クニカル ペーバーズ（P45）（ISCC85 DIGEST OF T
ECHNICAL PAPERS（P45））」に示された従来のアービ
タ回路である。信号REQ−Ａ及びREQ−Ｂは、それぞれサ
ブシステムからの要求を表わす信号であり、信号▲
▼及び▲▼はそれぞれ要求信号REQ−
Ａ及びREQ−Ｂの要求を承認したことを表わす信号であ
る。1aは要求信号REQ−Ａと承認信号▲▼を
入力とし、承認信号▲▼を出力とするNANDゲ
ート、1bは要求信号REQ−Ｂと承認信号▲▼
を入力とし、承認信号▲▼を出力とするNAND
ゲートである、NANDゲート1a,1bはRSフリップフロップ
を構成している。
次に第４図に示す回路の動作を第５図を参照して説明す
る。REQ−Ａ及びREQ−Ｂには第５図に示す波形が入力さ
れる。▲▼及び▲▼はその時の出
力である。
る。REQ−Ａ及びREQ−Ｂには第５図に示す波形が入力さ
れる。▲▼及び▲▼はその時の出
力である。
要求信号REQ−A,REQ−Ｂからの要求がない時、つまり両
信号が“L"の時、NANDゲート1aの一方の入力REQ−Ａは
“L"であるから、出力▲▼は他方の入力の状
態にかかわらず“H"となり、同様にNANDゲート1bの出力
▲▼も“H"となる。承認信号▲
▼，▲▼はロウアクティブの信号であるか
ら、共に“H"であることは、承認していないことを意味
する（時刻t0）。
信号が“L"の時、NANDゲート1aの一方の入力REQ−Ａは
“L"であるから、出力▲▼は他方の入力の状
態にかかわらず“H"となり、同様にNANDゲート1bの出力
▲▼も“H"となる。承認信号▲
▼，▲▼はロウアクティブの信号であるか
ら、共に“H"であることは、承認していないことを意味
する（時刻t0）。
要求信号REQ−Ｂが“H"となって要求を行ない、要求信
号REQ−Ｂが“L"で要求を行なっていないとき、NANDゲ
ート1bの出力▲▼は“H"となって承認を行な
わず、NANDゲート1aの出力▲▼は“L"となっ
て要求を承認する（時刻t1）。
号REQ−Ｂが“L"で要求を行なっていないとき、NANDゲ
ート1bの出力▲▼は“H"となって承認を行な
わず、NANDゲート1aの出力▲▼は“L"となっ
て要求を承認する（時刻t1）。
反対に要求信号REQ−Ａが“L"となって要求を行なわ
ず、要求信号REQ−Ｂが“H"となって要求を行なってい
るとき、NANDゲート1aの出力▲▼は“H"とな
って承認を行なわず、NANDゲート1bの出力▲
▼は“L"となって要求を承認する（時刻t2）。
ず、要求信号REQ−Ｂが“H"となって要求を行なってい
るとき、NANDゲート1aの出力▲▼は“H"とな
って承認を行なわず、NANDゲート1bの出力▲
▼は“L"となって要求を承認する（時刻t2）。
要求信号REQ−Ａが“H"、REQ−Ｂが“L"となり、それに
応じて承認信号▲▼が“L"、▲▼
が“H"となった（時刻t3）後に、要求信号REQ−Ｂも要
求を行なってREQ−A,REQ−Ｂが共に“H"となっても、NA
NDゲート1aの出力▲▼は“L"のままであり、
NANDゲート1bの出力▲▼は“H"のままであ
り、要求信号REQ−Ｂの要求は承認されない（時刻
t4）。その後、要求信号REQ−Ａの要求が終了してREQ−
Ａが“L"、REQ−Ｂが“H"となると、NANDゲート1aの出
力▲▼は“H"となって承認を終了し、NANDゲ
ート1bの出力▲▼は“L"となり要求信号REQ
−Ｂの要求が承認される（時刻t5）。
応じて承認信号▲▼が“L"、▲▼
が“H"となった（時刻t3）後に、要求信号REQ−Ｂも要
求を行なってREQ−A,REQ−Ｂが共に“H"となっても、NA
NDゲート1aの出力▲▼は“L"のままであり、
NANDゲート1bの出力▲▼は“H"のままであ
り、要求信号REQ−Ｂの要求は承認されない（時刻
t4）。その後、要求信号REQ−Ａの要求が終了してREQ−
Ａが“L"、REQ−Ｂが“H"となると、NANDゲート1aの出
力▲▼は“H"となって承認を終了し、NANDゲ
ート1bの出力▲▼は“L"となり要求信号REQ
−Ｂの要求が承認される（時刻t5）。
上記のような従来のアービタ回路において、要求信号RE
Q−A,REQ−Ｂの要求が同時に起こって共に“L"から“H"
に変化したときのことを考える（第５図、時刻t6）。変
化の前、つまりREQ−A,REQ−Ｂが共に“L"であったとき
は、▲▼，▲▼は共に“H"であっ
た。従って、NANDゲート1aの出力▲▼は、RE
Q−Ａが“H"で、▲▼も“H"であることか
ら、“L"になろうとする。同様にNANDゲート1bの出力▲
▼も“L"になろうとする。一方、REQ−A,REQ
−Ｂが共に“H"の場合、RSフリップフロップの性質より
▲▼と▲▼は互いに反転した値を
とろうとする。ゆえに、共に“H"から“L"へ変化しよう
とする▲▼，▲▼は同時に相手を
“L"から“H"に変えようとする。このことにより、承認
信号▲▼，▲▼は共に“H"でも
“L"でもない中間電位になってしまい、競合裁定の処理
が行えなくなる可能性が生じるという問題点があった。
Q−A,REQ−Ｂの要求が同時に起こって共に“L"から“H"
に変化したときのことを考える（第５図、時刻t6）。変
化の前、つまりREQ−A,REQ−Ｂが共に“L"であったとき
は、▲▼，▲▼は共に“H"であっ
た。従って、NANDゲート1aの出力▲▼は、RE
Q−Ａが“H"で、▲▼も“H"であることか
ら、“L"になろうとする。同様にNANDゲート1bの出力▲
▼も“L"になろうとする。一方、REQ−A,REQ
−Ｂが共に“H"の場合、RSフリップフロップの性質より
▲▼と▲▼は互いに反転した値を
とろうとする。ゆえに、共に“H"から“L"へ変化しよう
とする▲▼，▲▼は同時に相手を
“L"から“H"に変えようとする。このことにより、承認
信号▲▼，▲▼は共に“H"でも
“L"でもない中間電位になってしまい、競合裁定の処理
が行えなくなる可能性が生じるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、第１及び第２の要求信号が同時に活性化して
も競合裁定の処理を行うことがてできるアービタ回路を
得ることを目的とする。
たもので、第１及び第２の要求信号が同時に活性化して
も競合裁定の処理を行うことがてできるアービタ回路を
得ることを目的とする。
この発明に係るアービタ回路は、フリップフロップの２
つの出力が中間電位になった場合に、これを検出し、一
方の出力ノードを強制的に“H"又は“L"にして第1,第２
の承認信号を得るようにしたものである。
つの出力が中間電位になった場合に、これを検出し、一
方の出力ノードを強制的に“H"又は“L"にして第1,第２
の承認信号を得るようにしたものである。
この発明においては、フリップフロップの２つの出力が
共に中間電位になった時には、いずれか一方の出力ノー
ドが強制的に“L"又は“H"になるので、フリップフロッ
プからの承認信号を正しく出力することができる。
共に中間電位になった時には、いずれか一方の出力ノー
ドが強制的に“L"又は“H"になるので、フリップフロッ
プからの承認信号を正しく出力することができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の第１の実施例によるアービタ回路を
示し、図において、1a,1bはRSフリップフロップを構成
するNANDゲートであり、NANDゲート1aはREQ−ＡとNAND
ゲート1bの出力を入力とし、NANDゲート1bはREQ−ＢとN
ANDゲート1aの出力を入力としている。２はNANDゲート1
a,1bの出力を入力とするNORゲート、３はNANDゲート1b
の出力を接地電位にするためのスイッチング素子、4a,4
bは遅延回路である。
示し、図において、1a,1bはRSフリップフロップを構成
するNANDゲートであり、NANDゲート1aはREQ−ＡとNAND
ゲート1bの出力を入力とし、NANDゲート1bはREQ−ＢとN
ANDゲート1aの出力を入力としている。２はNANDゲート1
a,1bの出力を入力とするNORゲート、３はNANDゲート1b
の出力を接地電位にするためのスイッチング素子、4a,4
bは遅延回路である。
次に動作について説明する。
要求信号REQ−ＡとREQ−Ｂが同時に発生されない場合
は、従来技術の説明で示したように、NANDゲート1a,1b
によって構成されるRSフリップフロップは安定した状態
を持ちREQ−A,REQ−Ｂの信号に応じて、▲
▼，▲▼を出力する。
は、従来技術の説明で示したように、NANDゲート1a,1b
によって構成されるRSフリップフロップは安定した状態
を持ちREQ−A,REQ−Ｂの信号に応じて、▲
▼，▲▼を出力する。
次にREQ−ＡとREQ−Ｂが同時に変化した場合について説
明する。第２図はREQ−ＡとREQ−Ｂが同時に変化した場
合の第１図の各ノードの電圧波形を示す。以下、第２図
に基づいて説明する。
明する。第２図はREQ−ＡとREQ−Ｂが同時に変化した場
合の第１図の各ノードの電圧波形を示す。以下、第２図
に基づいて説明する。
時刻T1にREQ−ＡとREQ−Ｂが同時に変化し始めたとす
る。それに従がってノードA,ノードＢはそれぞれ“H"か
ら“L"へ変化しようとするが、途中でつり合ってしまい
中間電位となる。NORゲート２の閾値をこの中間電位の
レベルより少し高く設定しておけば、ノードＡとノード
Ｂが中間電位になった時点でノードＣが“H"になり始め
る（時刻T2）。ノードＣが“H"になるとトランジスタ３
が導通し、ノードＢを接地電位に落とす（時刻T3）。ノ
ードＢが“L"になるとノードＡは“H"になり、ノードＡ
が“H"になるとノードＣは“L"になる（時刻T4）。▲
▼，▲▼は、遅延回路4a,4bを通っ
ているので、ノードＡの電位変化は、遅延の中に隠れて
しまい、表には現れない。
る。それに従がってノードA,ノードＢはそれぞれ“H"か
ら“L"へ変化しようとするが、途中でつり合ってしまい
中間電位となる。NORゲート２の閾値をこの中間電位の
レベルより少し高く設定しておけば、ノードＡとノード
Ｂが中間電位になった時点でノードＣが“H"になり始め
る（時刻T2）。ノードＣが“H"になるとトランジスタ３
が導通し、ノードＢを接地電位に落とす（時刻T3）。ノ
ードＢが“L"になるとノードＡは“H"になり、ノードＡ
が“H"になるとノードＣは“L"になる（時刻T4）。▲
▼，▲▼は、遅延回路4a,4bを通っ
ているので、ノードＡの電位変化は、遅延の中に隠れて
しまい、表には現れない。
このように、本第１の実施例では、ノードA,Bが中間電
位になった時、トランジスタ３によりノードＢの電位を
強制的に“L"に落とすようにしたので、REQ−ＡとREQ−
Ｂが同時に活性化しても、▲▼，▲
▼を正常に出力することができる。
位になった時、トランジスタ３によりノードＢの電位を
強制的に“L"に落とすようにしたので、REQ−ＡとREQ−
Ｂが同時に活性化しても、▲▼，▲
▼を正常に出力することができる。
第３図はこの発明の第２の実施例によるアービタ回路を
示す。本第２の実施例は、RSフリップフロップを２入力
のNORゲート1c,1dを用いて構成したものである。図にお
いて、2bはNORゲート1c,1dからの出力を２つの入力とす
るNANDゲート、2cはインバータである。NORゲートで構
成されるRSフリップフロップは要求信号がロウアクティ
ブであり、承認信号は“H"になった時に承認を示す。す
なわち、▲▼＝“L",▲▼＝“H"
の時、ACK−Ａ＝“H"となって▲▼の承認を
示し、▲▼＝H,▲▼＝“L"の時、
ACK−Ｂ＝“H"となって▲▼の承認を示す。
示す。本第２の実施例は、RSフリップフロップを２入力
のNORゲート1c,1dを用いて構成したものである。図にお
いて、2bはNORゲート1c,1dからの出力を２つの入力とす
るNANDゲート、2cはインバータである。NORゲートで構
成されるRSフリップフロップは要求信号がロウアクティ
ブであり、承認信号は“H"になった時に承認を示す。す
なわち、▲▼＝“L",▲▼＝“H"
の時、ACK−Ａ＝“H"となって▲▼の承認を
示し、▲▼＝H,▲▼＝“L"の時、
ACK−Ｂ＝“H"となって▲▼の承認を示す。
このような本第２の実施例でも、▲▼と▲
▼が同時に“L"になったとすると、ノードＤと
ノードＥは共に“H"になろうとし、ノードＦが“L"とな
り、トランジスタ３がオンして、ノードＥを“L"に落と
す。こうして、ACK−Ａが“H"となって▲▼
が承認され、正常な出力を得ることができる。
▼が同時に“L"になったとすると、ノードＤと
ノードＥは共に“H"になろうとし、ノードＦが“L"とな
り、トランジスタ３がオンして、ノードＥを“L"に落と
す。こうして、ACK−Ａが“H"となって▲▼
が承認され、正常な出力を得ることができる。
なお、上記第1,第２の実施例では、中間電位になったノ
ードの片方を“L"に落とすようにしたが、これは“H"に
するようにしてもよく、同様の効果を奏する。
ードの片方を“L"に落とすようにしたが、これは“H"に
するようにしてもよく、同様の効果を奏する。
以上のように、この発明のアービタ回路によれば、フリ
ップフロップの２つの出力が中間電位になった場合に、
これを検出し、一方の出力ノードを強制的に接地電位又
は電源電位にして第1,第２の承認信号を得るようにした
ので、要求信号が同時に活性化しても、競合裁定の処理
を行うことができる効果がある。
ップフロップの２つの出力が中間電位になった場合に、
これを検出し、一方の出力ノードを強制的に接地電位又
は電源電位にして第1,第２の承認信号を得るようにした
ので、要求信号が同時に活性化しても、競合裁定の処理
を行うことができる効果がある。
第１図はこの発明の第１の実施例によるアービタ回路を
示す回路図、第２図は該第１の実施例回路の動作を説明
するための波形図、第３図はこの発明の第２の実施例を
示すアービタ回路を示す回路図、第４図は従来のアービ
タ回路を示す回路図、第５図は該従来例のアービタ回路
の動作を説明するための波形図である。 図において、1a,1b,2bはNANDゲート,1c,1d、２はNORゲ
ート、３はスイッチング素子（トランジスタ）、4a,4b
は遅延回路である。 なお図中同一符号は同一又は相当部分を示す。
示す回路図、第２図は該第１の実施例回路の動作を説明
するための波形図、第３図はこの発明の第２の実施例を
示すアービタ回路を示す回路図、第４図は従来のアービ
タ回路を示す回路図、第５図は該従来例のアービタ回路
の動作を説明するための波形図である。 図において、1a,1b,2bはNANDゲート,1c,1d、２はNORゲ
ート、３はスイッチング素子（トランジスタ）、4a,4b
は遅延回路である。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−140028（ＪＰ，Ａ) 特開 昭63−143654（ＪＰ，Ａ) 特開 平１−134557（ＪＰ，Ａ) 米国特許4423384（ＵＳ，Ａ)
Claims (3)
- 【請求項１】第1,第２の要求信号をそれぞれ一方入力と
し、第1,第２の承認信号をそれぞれ出力し、RSフリップ
フロップを構成する第1,第２の２入力ゲート素子を備え
てなるアービタ回路において、 上記第1,第２の２入力ゲート素子の出力が共に中間電位
となったのを検出する検出素子と、該検出素子の出力を
受け、上記第1,第２の２入力ゲート素子の出力の内いず
れか一方を接地電位又は電源電位にクランプするスイッ
チング素子と、 上記第1,第２の２入力ゲート素子の出力を、それぞれ上
記スイッチング素子によるクランプに要する時間以上遅
延させ、第1,第２の承認信号として出力する第1,第２の
遅延回路とを備えたことを特徴とするアービタ回路。 - 【請求項２】上記第1,第２の２入力ゲート素子は、２入
力NANDゲートであり、 上記検出素子は、２入力NORゲートであることを特徴と
する特許請求の範囲第１項記載のアービタ回路。 - 【請求項３】上記第1,第２の２入力ゲート素子は、２入
力NORゲートであり、 上記検出素子は、２入力NANDゲートであることを特徴と
する特許請求の範囲第１項記載のアービタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292831A JPH073940B2 (ja) | 1987-11-19 | 1987-11-19 | アービタ回路 |
| US07/286,921 US4962379A (en) | 1987-11-19 | 1988-11-18 | Arbiter circuit for processing concurrent requests for access to shared resources |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292831A JPH073940B2 (ja) | 1987-11-19 | 1987-11-19 | アービタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01134558A JPH01134558A (ja) | 1989-05-26 |
| JPH073940B2 true JPH073940B2 (ja) | 1995-01-18 |
Family
ID=17786917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292831A Expired - Lifetime JPH073940B2 (ja) | 1987-11-19 | 1987-11-19 | アービタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4962379A (ja) |
| JP (1) | JPH073940B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02242469A (ja) * | 1989-03-16 | 1990-09-26 | Fujitsu Ltd | 対向装置監視方式 |
| US5263171A (en) * | 1990-03-27 | 1993-11-16 | Cybex Corporation | Device for interfacing two keyboards to one computer and for automatically connecting the active keyboard to the computer |
| US5218552A (en) * | 1990-07-30 | 1993-06-08 | Smart House, L.P. | Control apparatus for use in a dwelling |
| US5175731A (en) * | 1990-12-11 | 1992-12-29 | International Business Machines Corporation | Arbitration circuit for a multimedia system |
| US5341052A (en) * | 1991-12-04 | 1994-08-23 | North American Philips Corporation | Arbiter with test capability and associated testing method |
| DE69224427T2 (de) * | 1991-12-04 | 1998-08-13 | Koninkl Philips Electronics Nv | Arbiter mit einem unter Prioritätskonfliktskontrolle veränderlichen direkten Signal |
| ATE150881T1 (de) * | 1992-01-29 | 1997-04-15 | Siemens Nixdorf Inf Syst | Ein-/ausgabesystem für datenverarbeitungsanlagen |
| JP2716911B2 (ja) * | 1992-06-05 | 1998-02-18 | 三菱電機株式会社 | 優先順位選択回路 |
| IE922761A1 (en) * | 1992-10-21 | 1994-05-04 | Digital Equipment Internat Ltd | Port controller |
| US5713025A (en) * | 1993-10-21 | 1998-01-27 | Sun Microsystems, Inc. | Asynchronous arbiter using multiple arbiter elements to enhance speed |
| US5875339A (en) * | 1993-10-21 | 1999-02-23 | Sun Microsystems, Inc. | Asynchronous arbiter using multiple arbiter elements to enhance speed |
| US5541582A (en) * | 1994-01-13 | 1996-07-30 | Datascape, Inc. | Apparatus for data communication switching |
| FR2797971A1 (fr) * | 1999-08-31 | 2001-03-02 | Koninkl Philips Electronics Nv | Acces a une ressource collective |
| JP2002092738A (ja) * | 2000-09-19 | 2002-03-29 | Matsushita Electric Ind Co Ltd | キャッシュドロア制御装置及びキャッシュドロア制御方法 |
| CN109547011B (zh) * | 2017-09-22 | 2022-11-29 | 智原科技股份有限公司 | 仲裁电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4423384A (en) | 1981-12-21 | 1983-12-27 | Motorola, Inc. | Asynchronous multi-port arbiter |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3824409A (en) * | 1972-06-12 | 1974-07-16 | Massachusetts Inst Technology | Arbiter circuits |
| US4249093A (en) * | 1978-09-06 | 1981-02-03 | Lockheed Electronics Co., Inc. | Multiple request arbitration circuit |
| US4314164A (en) * | 1979-11-05 | 1982-02-02 | Gte Automatic Electric Labs Inc. | Computer channel access circuit for multiple input-output devices |
| US4339808A (en) * | 1980-03-04 | 1982-07-13 | Motorola, Inc. | Asynchronous event prioritizing circuit |
| US4612542A (en) * | 1984-12-20 | 1986-09-16 | Honeywell Inc. | Apparatus for arbitrating between a plurality of requestor elements |
| US4815039A (en) * | 1988-01-11 | 1989-03-21 | Texas Instruments Incorporated | Fast real-time arbiter |
-
1987
- 1987-11-19 JP JP62292831A patent/JPH073940B2/ja not_active Expired - Lifetime
-
1988
- 1988-11-18 US US07/286,921 patent/US4962379A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4423384A (en) | 1981-12-21 | 1983-12-27 | Motorola, Inc. | Asynchronous multi-port arbiter |
Also Published As
| Publication number | Publication date |
|---|---|
| US4962379A (en) | 1990-10-09 |
| JPH01134558A (ja) | 1989-05-26 |
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