JPH01116848A - バッファメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置におけるバッファメモリに関し
、特に、バッファメモリの使用効率を高める手段を与え
る技術に関するものである。

（従来の技術〕 従来、情報処理装置において、メモリアクセスを高速化
する手段として、バッファメモリ方式を採用することは
、−船釣になっている。バッファメモリ方式を採用する
ことにより、メモリアクセスを高速化できるのであるが
、アクセス要求元の指定内容によっては、バッファメモ
リを効率よく使用できなくて、総合的なメモリアクセス
速度が低下するという状態が発生する。例えば、Ｍ、Ｖ
ＣＬ　（Ｍｏｖｅ　Ｃｈａｒａｃｔｅｒ　Ｌｏｎｇ）命
令のように、長いオペランド長のデータを移動する処理
では、移動元のデータがバッファメモリ上には存在しな
いことが多く、この場合、主記憶装置からデータを含む
ブロックを読み出し、アドレスおよび置換アルゴリズム
によって決するバッファメモリのブロックと置き換える
。通常１ＭＶＣＬ命令の移動元のデータがバッファメモ
リに存在することは稀であるため、主記憶装置からバッ
ファメモリへの転送が頻発し、バッファメモリに貯えら
れていたデータが追い出されて、データが置き換わる。

ＭＶＣＬ命令に続く命令で、ＭＶＣＬ命令の移動データ
を使用することは稀であるため、結果としてバッファメ
モリの使用率は低下する。ＭＶＣＬ命令のオペランドは
、Ｉ１０バッファエリアへの転送データ等であり、その
オペランド長は、１２０００バイトにも及ぶ例もある。

このように、再び処理装置が使用することがないような
データを主記憶装置から読み出す時には、バッファメモ
リに書き込まないようにすることが考えられるが、ＭＶ
ＣＬ命令のオペランドはアドレスとして連続しており、
アドレスとして連続しているオペランドを順次処理する
には、主記憶装置から読み出す単位（ブロック）の容量
を持ったバッファがないと性能の低下となるという問題
があった。

この問題に対して、特公昭６０−３６６１６号公報では
、大容量のバッファメモリと、使用頻度の低い命令やオ
ペランドを格納する小容量バッファメモリとを有し、例
えばＭＶＣＬ命令のオペランド読み出しでは、小容量の
バッファメモリを使用するようにした複合型バッファメ
モリが提案されている。

〔発明が解決しようとする問題点〕

しかしながら、上記の従来技術の゛複合型バッファメモ
リでは、大容量のバッファメモリとは、別個に小容量の
バッファメモリを備える構成としているため、小容量バ
ッファのアソシャティブレジスタ、小容量バッファの比
較回路、小容量バッファの有効性ビット制御回路、小容
量バッファのリプレースメント制御回路等のハードウェ
ア量が増加し、制御が複雑になるという問題があった。

本発明の目的は、格別にハードウェア量を増加させるこ
となく、バッファメモリの使用効率を高めたバッファメ
モリを提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明においては、特定ブロ
ックを含む複数のブロックから成るバッファメモリと、
アクセス要求元の指定内容に応じて、前記バッファメモ
リの特定ブロックのみを使用するか他の任意ブロックを
使用するかを切分ける手段を有することを特徴とする。

〔作用〕

前記手段によれば、特定ブロックを含む複数のブロック
から成るバッファメモリと、アクセス要求元の指定内容
に応じて、前記バッファメモリの特定ブロックのみを使
用するか、他の任意ブロックを使用するかを切分ける手
段が備えられる。これにより、例えば、ＭＶＣＬ命令の
オペランド読み出しでは、特定ブロックのみを使用する
ようにする。

すなわち、ＭＶＣＬ命令のオペランドは、アドレスとし
て連続しており、処理装置はこのオペランドをアドレス
順に処理する。このため、例えば、処理装置のメモリ参
照単位が８バイトであり、バッファメモリのブロックが
６４バイトの場合には。

８回に１回の割合で主記憶装置に対する参照が行われ、
主記憶装置からの読み出しデータのブロックがバッファ
メモリに転送される６バツフアメモリにおいては、この
ＭＶＣＬ命令のオペランドのデータのブロック転送によ
り登録するデータブロックは、バッファメモリ上の特定
ブロックの位置に固定的に登録される。このＭＶＣＬ命
令のオペランド読み出しに伴なって発生するブロック転
送の登録を行うブロックの位置は、特定ブロックの固定
位置とするため、バッファメモリ上に貯えられていた他
のデータを追い出すことなく、ＭＶＣＬ命令を実行する
ことができる。このように１ＭＶＣＬ命令のように広範
囲のメモ゛り領域のデータを移動する処理動作は、例え
ば、入出力装置と主記憶装置との間のデータ転送や、拡
張記憶装置と主記憶装置の間のページ転送等でも行われ
るので、この場合も同様にバッファメモリの使用率を改
善することができる。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

第１図は、本発明の一実施例にかかるバッファメモリの
ブロック図である。このバッファメモリは、６４カラム
×４０つのセットアソシアティブ方式のバッファメモリ
である。第１図において。

１はアドレスレジスタ（ＡＲ）、２は書込みデータレジ
スタ（ＷＤＲ）、３はアドレスアレイ、４は比較回路、
５はバッファメモリアドレス生成回路、６はバッファメ
モリである。７は読出しデータレジスタ（ＦＤＲ）、８
は固定ブロックアドレスレジスタ（ＦＢＡＲ）、９は固
定ブロックアドレスの有効ビット、１０は比較回路、１
１はオア回路である。データを記憶するバッファメモリ
６は、特定ブロックを含む複数ブロックから構成されて
いる。このバッファメモリの特定ブロックの使用の指定
は、アクセス要求元の指定内容に応じて行われ、例えば
、ハードウェアが自動的に検知する場合と、プログラム
により指定する場合等がある。

ハードウェアが自動的に検知する場合としては、例えば
、ＭＶＣＬ命令のオペランド長が１０２４バイト以上の
時、または、あるファームウェア命令または科学技術計
算のループ処理においてオペランドが非連続で且つその
広がりが大きい時等である。この場合には、固定ブロッ
クアドレス有効ビット９が′１′″に設定され、バッフ
ァメモリ６の特定ブロックのみが使用される。この処理
が終了すると、固定ブロックアドレスの有効ビット９が
ＬＩ　Ｏ１１に設定され、バッファメモリ６の他の任意
のブロックが使用される。

（１）バッファメモリの読出し制御 バッファメモリ６に対する読出しアドレスは、処理装置
（ＣＰＵ）または入出力処理装置（Ｉ○Ｐ）からＡＲ（
アドレスレジスタ）１にセットされる。ＡＲＩのビット
２０〜２５は、アドレスアレイ３のアドレスに入力され
、アドレスアレイ３からの出力データがそれぞれ比較回
路４でＡＲＩのビット１〜１９までと比較される。アド
レスアレイ３のロウ３１．ロウ３２．ロウ３３．ロウ３
４の全ての出力データで一致がとれないと、オア回路１
１の出力が０となる。オア回路１１の出力がＩｔ　ＯＩ
＋であると、データはバッファメモリ６にはないので、
主記憶装置（ＭＳ）からバッファメモリ６への書込み制
御が行われる。一方、いずれか１つで一致がとれると、
当該ロウに対するバッファメモリ６のアドレスがバッフ
ァメモリアドレス生成回路５で生成され、このアドレス
がバッファメモリ６のアドレスに与えられて、データが
読出され、ＦＤＲ（読出しデータレジスタ）７に入力さ
れる。

一方、ＭＶＣＬ命令によるオペランド読出しでは、バッ
ファメモリ６の特定ブロックを使用するブロック固定指
示がアクセス要求元より与えられる。この場合、まず、
アドレスアレイ３を参照し、バッファメモリ内にデータ
が存在すれば、バッファメモリ６よりデータを読み出す
。バッファメモリ内にデータが存在しない場合、主記憶
袋Ｗ　（ＭＳ）より、１ブロツク（６４バイト）のデー
タを読出し、ＷＤＲ（書込みデータレジスタ）２を介し
て、バッファメモリ６の特定ブロックの固定ブロック位
置に書き込む。ここで用いる固定ブロック位置は、例え
ば、バッファメモリ６の最後のブロック位置（カラムア
ドレスのビット２０〜２５が“１１１１１１”でロウ番
号３の位置：バッファメモリのブロックアドレスは”　
１１１１１１１１″）とする。続いて、読出しデータブ
ロックのブロックアドレスをＦＢＡＲ（固定ブロックア
ドレスレジスタ）８に入力し、その有効ビット９を“１
″にする。以降、ＭＶＣＬ命令のオペランド読出しでは
、ＡＲＩの読出しアドレスとＦＢＡＲ８のアドレスを比
較回路１０で比較し、一致した場合はデータをバッファ
メモリ６の固定ブロック位置より読出す。不一致の場合
は主記憶装置からデータのブロック転送を行い、バッフ
ァメモリ６の固定ブロック位置に書き込むと共に、ＦＢ
ＡＲ８に新しいブロックアドレスを入力する。

（２）バッファメモリのストア制御 読出しデータがバッファメモリ６にない場合。

バッファメモリのストア制御が行われ、主記憶装置（Ｍ
Ｓ）からのデータが、ＷＤＲ２を介して。

バッファメモリ６の該当ブロックに書込まれると共に、
該当ブロックのアドレスがアドレスアレイ３に登録され
る。

ＣＰＵからのストア要求では、ストアアドレスがアドレ
スアレイ３に存在する場合は、ＡＲＩのビット２０〜２
８と比較回路４のロウ番号より。

バッファメモリアドレス生成回路５がバッファメモリ６
のアドレスを作成してバッファメモリ６にデータをスト
アする。ストアデータはＷＤＲ２より与えられる。スト
アアドレスがＦＢＡＲ８に存在する場合は、バッファメ
モリの固定ブロック位置にストアする。

（３）バッファキャンセル動作 キャンセルアドレスは、ＩＯＰまたは他のＣＰＵから送
られ、ＡＲｌにセットされ、アドレスアレイ３とＦＢＡ
Ｒ８で比較され、一致がとれると、該ブロックを無効に
する。

本実施例では、６４カラム×４０つのセットアソシアテ
ィブ方式のバッファメモリについて説明したが、バッフ
ァメモリにおける容量、構成、方式に関する仕様は容易
に変更可能である。

以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない６〔発明の効果〕 以上、説明したように１本発明によれば、再び使用され
る可能性の低いデータに対しては、特定ブロックの固定
ブロック位置のみを使用して動作させるため、バッファ
メモリ全体の使用効率が向上し、処理装置の処理能力が
向上する。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかるバッファメモリの
ブロック図である。 図中、１・・・アドレスレジスタ、２・・・書込みデー
タレジスタ、３・・・アドレスアレイ、４・・・比較回
路、５・・・バッファメモリアドレス生成回路、６・・
・バッファメモリ、７・・・読出しデータレジスタ、８
・・・固定ブロックアドレスレジスタ、９・・・固定ブ
ロックアドレス有効ビット、１０・・・比較回路、１１
・・・オア回路である。

Claims (1)

【特許請求の範囲】
1. １、特定ブロックを含む複数のブロックから成るバッフ
   ァメモリと、アクセス要求元の指定内容に応じて、前記
   バッファメモリの特定ブロックのみを使用するか他の任
   意ブロックを使用するかを切分ける手段とを有すること
   を特徴とするバッファメモリ。