JPH01117363A - 縦型絶縁ゲート電界効果トランジスタ - Google Patents
縦型絶縁ゲート電界効果トランジスタInfo
- Publication number
- JPH01117363A JPH01117363A JP62275261A JP27526187A JPH01117363A JP H01117363 A JPH01117363 A JP H01117363A JP 62275261 A JP62275261 A JP 62275261A JP 27526187 A JP27526187 A JP 27526187A JP H01117363 A JPH01117363 A JP H01117363A
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- JP
- Japan
- Prior art keywords
- region
- semiconductor region
- drain
- vertical
- conductivity type
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置分野に利用される。
本発明は裏面にドレインを持つ縦型絶縁ゲート電界効果
トランジスタ（以下、縦型ＩＧＦＥＴという。）に関し
、特に大電流の縦型ＩＧＦＥＴに関する。
トランジスタ（以下、縦型ＩＧＦＥＴという。）に関し
、特に大電流の縦型ＩＧＦＥＴに関する。
本発明は、裏面にドレイン電極を有す縦型ＩＧＦＥＴに
おいて、 ソース領域が形成されるドレイン領域とは反対導電型の
ウェル領域の下部の前記ドレイン領域と接する部分に、
前記ドレイン領域と同一の導電型で不純物濃度が前記ド
レイン領域より大なる半導体領域を形成することにより
、 オン抵抗を増加させることなく寄生トランジスタの動作
を防止できるようにしたものである。
おいて、 ソース領域が形成されるドレイン領域とは反対導電型の
ウェル領域の下部の前記ドレイン領域と接する部分に、
前記ドレイン領域と同一の導電型で不純物濃度が前記ド
レイン領域より大なる半導体領域を形成することにより
、 オン抵抗を増加させることなく寄生トランジスタの動作
を防止できるようにしたものである。
従来の縦型ＩＣＦＥＴの構造の一例を第６図に示す。
第６図の従来例は、Ｎチャネル型の縦型ＩＧＦＥＴを示
す。第６図において、２はドレイン領域となるＮ−エピ
タキシャル層６内に形成されたＰ゛ウエル領域、３はＰ
ベース領域、４はポリシリコンからなるゲート電極、５
はＮ゛ソース領域７は絶縁膜、８はソース電極、９はＮ
＋基板および１０はドレイン電極である。
す。第６図において、２はドレイン領域となるＮ−エピ
タキシャル層６内に形成されたＰ゛ウエル領域、３はＰ
ベース領域、４はポリシリコンからなるゲート電極、５
はＮ゛ソース領域７は絶縁膜、８はソース電極、９はＮ
＋基板および１０はドレイン電極である。
この従来例の縦型ＩＧＦＥＴにおいては、ドレイン電流
Ｉ、は、ソース電極８からソース領域５、ゲート電極４
下のチャネル領域およびドレイン領域を形成するＮ−エ
ピタキシャル層６を通り、Ｎ゛基板９を介してドレイン
電極１０に流れる。
Ｉ、は、ソース電極８からソース領域５、ゲート電極４
下のチャネル領域およびドレイン領域を形成するＮ−エ
ピタキシャル層６を通り、Ｎ゛基板９を介してドレイン
電極１０に流れる。
このような縦型ＩＧＦＥＴは、高速および高耐圧でかつ
大電流が流せる特徴を生かして、モータ駆動などの大電
流のスイッチングに盛んに用いられている。
大電流が流せる特徴を生かして、モータ駆動などの大電
流のスイッチングに盛んに用いられている。
ところで、前述したモータ駆動などの大電流のスイッチ
ング動作においては、第７図に示すように、コイルが負
荷となることが多いため、コイルに発生する逆起電力に
よる縦型ＩＧＦＥＴの熱的破壊が問題となる。第７図に
示すように、縦型ＩＧＦＥＴがオン状態からオフ状態に
移る際に、コイルに大きな起電力が発生し縦型ＩＧＦＥ
Ｔがブレークダウンして、コイルに蓄えられた磁気エネ
ルギーを解放しようとする。
ング動作においては、第７図に示すように、コイルが負
荷となることが多いため、コイルに発生する逆起電力に
よる縦型ＩＧＦＥＴの熱的破壊が問題となる。第７図に
示すように、縦型ＩＧＦＥＴがオン状態からオフ状態に
移る際に、コイルに大きな起電力が発生し縦型ＩＧＦＥ
Ｔがブレークダウンして、コイルに蓄えられた磁気エネ
ルギーを解放しようとする。
通常、縦型ＩＧＦＥＴでは、第６図でＡ点の方がＢ点よ
りも耐圧が低いため、ブレークダウン時のドレイン電流
Ｉｎは、第６図中の破線のような経路で流れる。このた
め寄生トランジスタＴＲのベース抵抗Ｒに電流が流れて
ベース電圧が上昇し、寄生トランジスタＴＲがオン状態
となって熱的破壊に至る。
りも耐圧が低いため、ブレークダウン時のドレイン電流
Ｉｎは、第６図中の破線のような経路で流れる。このた
め寄生トランジスタＴＲのベース抵抗Ｒに電流が流れて
ベース電圧が上昇し、寄生トランジスタＴＲがオン状態
となって熱的破壊に至る。
すなわち、従来の縦型ＩＧＦＥＴでは、第６図のＡ点の
耐圧が低いため、寄生トランジスタＴＲがオンしやすく
なっており、寄生トランジスタＴＲの熱的暴走によって
、ブレークダウン時に流せる最大電流が制限される欠点
がある。特に耐圧が数十ボルトの縦型ＩＧＦＥＴでは、
第６図のＡ点付近の空乏層がつながりにくいため、Ａ点
の耐圧が低く影響が大きい。これを避けるために、ポリ
シリコンゲートの幅を狭くして空乏層がつながりやすく
する方法があるが、電流経路が狭くなるためにオン抵抗
が大きくなる欠点がある。
耐圧が低いため、寄生トランジスタＴＲがオンしやすく
なっており、寄生トランジスタＴＲの熱的暴走によって
、ブレークダウン時に流せる最大電流が制限される欠点
がある。特に耐圧が数十ボルトの縦型ＩＧＦＥＴでは、
第６図のＡ点付近の空乏層がつながりにくいため、Ａ点
の耐圧が低く影響が大きい。これを避けるために、ポリ
シリコンゲートの幅を狭くして空乏層がつながりやすく
する方法があるが、電流経路が狭くなるためにオン抵抗
が大きくなる欠点がある。
本発明の目的は、前記の欠点を除去することにより、オ
ン抵抗を増加させることなく、寄生トランジスタのオン
しにくい縦型ＩＧＦＥＴを提供することにある。
ン抵抗を増加させることなく、寄生トランジスタのオン
しにくい縦型ＩＧＦＥＴを提供することにある。
本発明は、ドレイン領域を形成する一導電型の第一半導
体領域と、この第一半導体領域内に形成された反対導電
型のウェル領域とを備えた縦型絶縁ゲート電界効果トラ
ンジスタにおいて、前記ウェル領域下部の前記ドレイン
領域に接する部分に一導電型で前記第一半導体領域より
大なる不純物濃度を有する第二半導体領域を形成したこ
とを特徴とする。
体領域と、この第一半導体領域内に形成された反対導電
型のウェル領域とを備えた縦型絶縁ゲート電界効果トラ
ンジスタにおいて、前記ウェル領域下部の前記ドレイン
領域に接する部分に一導電型で前記第一半導体領域より
大なる不純物濃度を有する第二半導体領域を形成したこ
とを特徴とする。
ウェル領域下部のドレイン領域に接して、前記ドレイン
領域と同じ導電型の高濃度不純物領域である第二半導体
領域が形成されているので、耐圧は表面部（第６図Ａ点
）よりも前記第二半導体領域（第６図Ｂ点に相当）の方
が低くなり、ブレークダウン電流は前記表面部は通らず
に前記第二半導体領域を通して流れるようになる。
領域と同じ導電型の高濃度不純物領域である第二半導体
領域が形成されているので、耐圧は表面部（第６図Ａ点
）よりも前記第二半導体領域（第６図Ｂ点に相当）の方
が低くなり、ブレークダウン電流は前記表面部は通らず
に前記第二半導体領域を通して流れるようになる。
従って、寄生トランジスタはベース抵抗に電流が流れな
いでオンすることはなくなり熱暴走が防、止される。ま
たゲート幅はそのままなのでオン抵抗が大きくなること
もない。
いでオンすることはなくなり熱暴走が防、止される。ま
たゲート幅はそのままなのでオン抵抗が大きくなること
もない。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す模式的縦断面図で、
Ｎチャネル型の場合を示す。水弟−実施例は、Ｎ型高不
純物濃度（Ｎ゛）を有する半導体基板であるＮ゛基板９
上に形成された、ドレイン領域となるＮ型低不純物濃度
（Ｎ−）の第一半導体領域としてのＮ−エピタキシャル
層６と、このＮ−エピタキシャル層６の所定部分に形成
されたＰ゛ウェル領域２と、このＰ゛ウェル領域２の両
側に形成されたＰベース領域３と、Ｐ＋ウェル領域２の
両側に一部のＰベース領域３を含めて形成されたＮ＋ソ
ース領域５と、ゲート絶縁膜を介して形成されたポリシ
リコンからなるゲート電極４と、ゲート電極４を覆う絶
縁膜７と、ソース電極８と、Ｎ＋基板９の下面に形成さ
れたドレイン電極１０と、Ｐ＋ウェル領域２の下部でド
レイン領域となるＮ″″″エピタキシヤル層６する部分
に形成された第二半導体領域としてのＮ″″領域１とを
備えている。
Ｎチャネル型の場合を示す。水弟−実施例は、Ｎ型高不
純物濃度（Ｎ゛）を有する半導体基板であるＮ゛基板９
上に形成された、ドレイン領域となるＮ型低不純物濃度
（Ｎ−）の第一半導体領域としてのＮ−エピタキシャル
層６と、このＮ−エピタキシャル層６の所定部分に形成
されたＰ゛ウェル領域２と、このＰ゛ウェル領域２の両
側に形成されたＰベース領域３と、Ｐ＋ウェル領域２の
両側に一部のＰベース領域３を含めて形成されたＮ＋ソ
ース領域５と、ゲート絶縁膜を介して形成されたポリシ
リコンからなるゲート電極４と、ゲート電極４を覆う絶
縁膜７と、ソース電極８と、Ｎ＋基板９の下面に形成さ
れたドレイン電極１０と、Ｐ＋ウェル領域２の下部でド
レイン領域となるＮ″″″エピタキシヤル層６する部分
に形成された第二半導体領域としてのＮ″″領域１とを
備えている。
第２図は、第１図のＹ−Ｙ’断面における不純物濃度分
布図で、不純物濃度分布の概要を示す。
布図で、不純物濃度分布の概要を示す。
ここでＮ゛領域１の不純物濃度は、表面部（第６図Ａ点
）とＮ゛領域１とＮ−エピタキシャル層６との接合部（
第６図Ｂ点に相当）との耐圧差が１０Ｖ以上になるよう
に選んである。
）とＮ゛領域１とＮ−エピタキシャル層６との接合部（
第６図Ｂ点に相当）との耐圧差が１０Ｖ以上になるよう
に選んである。
第３図（ａ）および（ハ）は本第二実施例の製造方法を
示すもので、Ｎ゛領域１の形成工程における模式的縦断
面図を示す。
示すもので、Ｎ゛領域１の形成工程における模式的縦断
面図を示す。
まず、第２図（ａ）に示すように、Ｎ＋基板９上にＮ″
″″エピタキシヤル層６成した後、Ｎ−エピタキシャル
層６上に絶縁膜７を形成し、Ｎ＋領域１を形成する位置
の絶縁膜７を選択的にエツチングして除去し、例えばリ
ンをイオン注入することによりＮ＋領域ｌを形成する。
″″エピタキシヤル層６成した後、Ｎ−エピタキシャル
層６上に絶縁膜７を形成し、Ｎ＋領域１を形成する位置
の絶縁膜７を選択的にエツチングして除去し、例えばリ
ンをイオン注入することによりＮ＋領域ｌを形成する。
゛ 次に、第３図（ハ）に示すように、ボロンをイオ
ン注入した後、押し込みを行ってＰ“ウェル領域２を形
成する。
ン注入した後、押し込みを行ってＰ“ウェル領域２を形
成する。
このようにして、役゛領域１を形成した後で、Ｐベース
領域３、Ｎ゛ソース領域５、ゲート電極４、ソース電極
８およびドレイン電極１０を形成することで、第１図に
示す縦型ＩＧＦＥＴが得られる。
領域３、Ｎ゛ソース領域５、ゲート電極４、ソース電極
８およびドレイン電極１０を形成することで、第１図に
示す縦型ＩＧＦＥＴが得られる。
第４図は本発明の第二実施例を示す模式的縦断面図で、
Ｐチャネル型の場合を示す。本第二実施例は第１図の第
一実施例の場合とは、第二半導体領域としてのＰ＋領域
１１の形成方法が異なるだけで他は実質的に同様である
。
Ｐチャネル型の場合を示す。本第二実施例は第１図の第
一実施例の場合とは、第二半導体領域としてのＰ＋領域
１１の形成方法が異なるだけで他は実質的に同様である
。
第５図（ａ）、（ｂ）および（Ｃ）は本第二実施例の製
造方法を示すもので、Ｐ“領域１１の形成工程における
模式的縦断面図である。
造方法を示すもので、Ｐ“領域１１の形成工程における
模式的縦断面図である。
まず、第５図（ａ）に示すように、Ｐ゛基板１９上にＰ
−エピタキシャル層１６を形成し、その上面からマスク
を使用せずに全面にボロンをイオン注入し、押し込みを
行ってＰ＋領域１１を形成する。
−エピタキシャル層１６を形成し、その上面からマスク
を使用せずに全面にボロンをイオン注入し、押し込みを
行ってＰ＋領域１１を形成する。
次に、第５図（ハ）に示すように、全面にリンをイオン
注入して押し込みを行い、所定の厚さのＰ＋領域１１を
残して、他はＰ−エピタキシャル層１６と同程度かそれ
よりやや高い不純物濃度を有するＰ″″補償エピタキシ
ャル層１６ａを形成する。
注入して押し込みを行い、所定の厚さのＰ＋領域１１を
残して、他はＰ−エピタキシャル層１６と同程度かそれ
よりやや高い不純物濃度を有するＰ″″補償エピタキシ
ャル層１６ａを形成する。
次に、第５図（Ｃ）に示すように、上面に絶縁膜１７を
形成し、選択的にリンをイオン注入し押し込みを行い、
その底面がＰ゛領域１１内に位置するようにＮ゛ウェル
領域１２を形成する。
形成し、選択的にリンをイオン注入し押し込みを行い、
その底面がＰ゛領域１１内に位置するようにＮ゛ウェル
領域１２を形成する。
後は、Ｎベース領域３、Ｐ゛ソース領域１５、ゲート電
極１４、ソース電極１８およびドレイン電極２０を形成
することで、第４図に示す縦型ＩＧＦＥＴが得られる。
極１４、ソース電極１８およびドレイン電極２０を形成
することで、第４図に示す縦型ＩＧＦＥＴが得られる。
本第二実施例においては、電流経路の濃度が上がってオ
ン抵抗低減に効果があることと、Ｐ゛領域１１の形成に
マスクが不要である利点がある。
ン抵抗低減に効果があることと、Ｐ゛領域１１の形成に
マスクが不要である利点がある。
本発明の特徴は、第１図および第２図において、それぞ
れＮ＋領域１およびＰ′″領域１１を設けたことにある
。
れＮ＋領域１およびＰ′″領域１１を設けたことにある
。
以上説明したように、本発明によれば、ウェル領域の下
部にドレイン領域と同一導電型の高不純物濃度領域を形
成することにより、オン抵抗を上げることなく、寄生ト
ランジスタがオンしにくい縦型ＩＧＦＥＴが得られ、そ
の効果は大である。
部にドレイン領域と同一導電型の高不純物濃度領域を形
成することにより、オン抵抗を上げることなく、寄生ト
ランジスタがオンしにくい縦型ＩＧＦＥＴが得られ、そ
の効果は大である。
第１図は本発明の第一実施例を示す模式的縦断面図。
第２図は第１図のＹ−Ｙ’断面における不純物濃度分布
図。 第３図（ａ）およびら）は本発明の第一実施例のＮ゛領
域１の製造工程を示す模式的縦断面図。 第４図は本発明の第二実施例を示す模式的縦断面図。 第５図（ａ）、（社）および（Ｃ）は第二実施例におけ
るＰ゛領域１１の製造工程を示す模式的縦断面図。 第６図は従来例を示す模式的縦断面図。 第７図はその動作回路の説明図。 １・・・Ｎ＋領領域２・・・Ｐ゛ウエル領域３・・・Ｐ
ベース領域、４．１４・・・ゲート電極、５・・・Ｎ゛
ソース領域６・・・Ｎ−エピタキシャル層、７．１７・
・・絶縁膜、８・・・ソース電極、９・・・Ｎ゛基板１
０．２０・・・ドレイン電極、１１・・・Ｐ゛領域１２
・・・Ｎ゛ウエル領域１３・・・Ｎベース領域、１５・
・・Ｐ゛ソース領域１６・・・Ｐ−エピタキシャル層、
１６ａ・・・Ｐ−補償エピタキシャル層、１９・・・Ｐ
＋基板、■、・・・ドレイン電流、Ｒ・・・ベース抵抗
、ＴＲ・・・寄生トランジスタ、ＶＩｌｌｓ・・・ソー
スドレイン間電圧。 特許出願人 日本電気株式会社１．。 代理人 弁理士 井 出 直 孝 不−大劇汐υの千に物濃度分部 ′Ｍ ２ 回 ６ ： Ｎ−エピ７４％４ ７ ：肩囲り奨 ９：Ｎ”ＪＬ板 フ 芹−芙材例〇二脛軒面図 Ｍ ３ 図 １１：Ｐ”領域 １６二Ｐ−二ピタキ
ンヤム看１２ ： ｒ／ウシレ啼艶堵（１６α：Ｐ
″″揃１富エピタキンヤ１１３： Ｎσ−入頒−（１８
：ソー入電上１１４：ゲート電Ｍ １９
： Ｐ”ＪＵ校１５：ビソー又糟ｆｌＡ
２０： ドしイン電量爪二大罰例１１ 冒 ４ 回 ＩＴ ： ｐ”預入１６ａ： Ｐ−編慣二ビタキン
マル１１２ ： Ｎ”ウェル慢Ｑ １７：菜
り鴨明罠１６ 、Ｐ−エピタキン〒ル層 １９゛
ρ”！第二大廁例の工程Ｆｒ面図 扇 ５ 回 ２ Ｐ４ウエノ１．領域 ３・Ｐ −（−−ス４Ｉへ 箔 ６ 口 従来例の動作回路 Ｗ５７ 図
図。 第３図（ａ）およびら）は本発明の第一実施例のＮ゛領
域１の製造工程を示す模式的縦断面図。 第４図は本発明の第二実施例を示す模式的縦断面図。 第５図（ａ）、（社）および（Ｃ）は第二実施例におけ
るＰ゛領域１１の製造工程を示す模式的縦断面図。 第６図は従来例を示す模式的縦断面図。 第７図はその動作回路の説明図。 １・・・Ｎ＋領領域２・・・Ｐ゛ウエル領域３・・・Ｐ
ベース領域、４．１４・・・ゲート電極、５・・・Ｎ゛
ソース領域６・・・Ｎ−エピタキシャル層、７．１７・
・・絶縁膜、８・・・ソース電極、９・・・Ｎ゛基板１
０．２０・・・ドレイン電極、１１・・・Ｐ゛領域１２
・・・Ｎ゛ウエル領域１３・・・Ｎベース領域、１５・
・・Ｐ゛ソース領域１６・・・Ｐ−エピタキシャル層、
１６ａ・・・Ｐ−補償エピタキシャル層、１９・・・Ｐ
＋基板、■、・・・ドレイン電流、Ｒ・・・ベース抵抗
、ＴＲ・・・寄生トランジスタ、ＶＩｌｌｓ・・・ソー
スドレイン間電圧。 特許出願人 日本電気株式会社１．。 代理人 弁理士 井 出 直 孝 不−大劇汐υの千に物濃度分部 ′Ｍ ２ 回 ６ ： Ｎ−エピ７４％４ ７ ：肩囲り奨 ９：Ｎ”ＪＬ板 フ 芹−芙材例〇二脛軒面図 Ｍ ３ 図 １１：Ｐ”領域 １６二Ｐ−二ピタキ
ンヤム看１２ ： ｒ／ウシレ啼艶堵（１６α：Ｐ
″″揃１富エピタキンヤ１１３： Ｎσ−入頒−（１８
：ソー入電上１１４：ゲート電Ｍ １９
： Ｐ”ＪＵ校１５：ビソー又糟ｆｌＡ
２０： ドしイン電量爪二大罰例１１ 冒 ４ 回 ＩＴ ： ｐ”預入１６ａ： Ｐ−編慣二ビタキン
マル１１２ ： Ｎ”ウェル慢Ｑ １７：菜
り鴨明罠１６ 、Ｐ−エピタキン〒ル層 １９゛
ρ”！第二大廁例の工程Ｆｒ面図 扇 ５ 回 ２ Ｐ４ウエノ１．領域 ３・Ｐ −（−−ス４Ｉへ 箔 ６ 口 従来例の動作回路 Ｗ５７ 図
Claims (1)
- （１）ドレイン領域を形成する一導電型の第一半導体領
域（６、１６）と、この第一半導体領域内に形成された
反対導電型のウェル領域（２、１２）とを備えた縦型絶
縁ゲート電界効果トランジスタにおいて、 前記ウェル領域下部の前記ドレイン領域に接する部分に
一導電型で前記第一半導体領域より大なる不純物濃度を
有する第二半導体領域（１、１１）を形成したこと を特徴とする縦型絶縁ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275261A JPH01117363A (ja) | 1987-10-30 | 1987-10-30 | 縦型絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275261A JPH01117363A (ja) | 1987-10-30 | 1987-10-30 | 縦型絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01117363A true JPH01117363A (ja) | 1989-05-10 |
Family
ID=17552949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275261A Pending JPH01117363A (ja) | 1987-10-30 | 1987-10-30 | 縦型絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01117363A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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