JPS595673A - 横型双方向性ノツチｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電カスイ・ソナング半導体、特に、電力ＭＯＳ
ＦＥＴ（金属酸化物半導体の電界効果トランジスタ）な
どにかへわる。

本発明は、低電流回路遮断器又は接触器と代替するため
に、島電カスイッチング用としての固体装置を開発する
努力から発展されたものであるが、本発明がそれに限定
されないことは勿論である。か〜る装置に対する性能上
の要件としては、控えめな仕様においてさえ、０．００
５Ωの対応せるオン状態抵抗そして実効値２ＯＡの交流
定格で４００■の阻止・ｌ゛ｔ能を必要とする。更に、
このシステムは、それ自体を破壊することなく、５００
０Ａの故障電流を遮断できなければ′／．Ｃもない。更
に、製造コストはその回路遮断器又は接触器の製造コス
ト以下又はそれと同程度でなければ／，【らない。

固体装置における＾屯カスイッチング番よ、最近の３０
年間に、初期のミリ・ワット程度の装置から現在のキロ
・ワヴト程度の゛′ポッキー・パック（ｈｏｃｋｙｐｕ
ｃｋ）”型サイリスタ装置へと発展した。デバイス圧つ
いての処理は、初期の制限的合金／率成長装置（ｒｅｓ
ｔｒｉｃｔｉｖｅａｌｌｏ）７ｆａｔｅｇｒｏｗｎｄｅ
ｖｉｃｅｓ）からプレーナおよびＭＯＳＶＬＳＩ構造へ
と発展し、スイッチの阻止電圧を１９５０年代の１０Ｖ
程度のレベルから今日のギロ・ボルト範囲へともたらし
た。しかしながら、こうした長足の進歩にもか〜わらず
、低電流回路遮断器又は接触器に代替できる半導体装置
の開発間亀は未解決のま〜にある。

高亀カスイッチング用としては５種類がある。

それらの２つはバイポーラであって、それらは２つの型
の多数および少数ギャリャの流れに依存する。第３はユ
ニ・ポーラであって、それは多数キャリャの流れにのみ
依存する。

始めの２つはザイリスタおよびパイ・ポーラトランジス
タである。サイリスタは高い逆電圧を阻止できるけれど
も、それは固定電圧源（１つの接合部降下）による順方
向オン状態と、そして抵抗が温度上昇につれ【減少する
所謂負の温度係数を持つ抵抗５Ｃ特徴としている。パイ
ボーラ・トランジスタは、狗の温度係数を持つ抵抗とし
ての単１，【る順方向オン状態を特徴としている。各場
合Ｋおいて、″′電流分配″効果によりバイボーラ装置
を並列させて大きな市，流定格を得ることは極めて因難
である。も【７もそうした装置の多くが並列接続されて
そして１つのユニｙ｝のみが他のものよりも幾分大きい
電流を引《とすると、それは加熱してその抵抗が減少さ
れることＫなる。そこで、そのユニッ目ま更に大きな電
流を分担して、一層加熱される。結果的に、そのユニッ
トは熱破壊さオ１、他のユニットが過負荷状態に置かれ
る。一般に、装置を並列接続する電流分配方式は、安定
化用負帰還の形態にあるバラスト抵抗を利用しない限り
実用性はない。この抵抗は完全オン状態での抵抗に加わ
るので、極めて望ましくない。他の不都合として、サイ
リスタでは偽ゎりのｄＶ／（ｌｔ｝リガリングの問題、
そしてバイボーラ・トランジスタでは２次ブレークダウ
ンの問題がある。

第３の型式の電界効果トランジスタ（ＦＥＴ）は多数キ
ャリャ装置である。その抵抗はその電子移動度を介して
温度に関連し、そして抵抗値がＴ３″に比例する正の温
度係数を持っている。

その電子移動度はシリコンでのホール移動度よりも２５
倍以上であるので、ｎチャネル装置はそのオン状態にお
いて低い抵抗を持つことになる。更に，ＭＯＳ装置はそ
のオン状態において増強された伝導度を与えるので、こ
うした装置は一般にそれらのジャンクシ口ンディプレヴ
ションーモードＦＥＴ（ＪＦＥＴ）よりも一層導電，的
である。更に、最小のチャネル長（低いオン状態の抵抗
に対して）とそして高い詰め込み密度とは望ましいので
、現在における竪形電力ＭＯＳＦＥＴは、電力スイッチ
ングの分野での他のいかなるものよりも優れている。

現在市販品として人手可能なＭＯＳＦＥＴは、如゜上の
最低票件よりも１桁程度低い性能仕様ケ持っている。Ｓ
ＩＰＭＯＳ装置およびＨＥＸＦＬ．：Ｔ装置としての２
種類のデザインについては後で一層詳細に論議されよう
。

ラテラル電力ＦＥ’ｒｌＣおいては、電圧阻止性とドリ
フト領域の横方向寸法すなわち長さとの間に本鵠的矛盾
がある。オン状態での抵抗な小さ《するにはドリフト領
域の長さを小さくする必要がある。他方、阻止電圧を大
きくするにはドリフト領域の長さを太き《しなければな
らない。

この関係は、｝ｔｏｎをオン状伸での抵抗、Ｋを３．７
ｘ１０’の定数、そしてＶＢを阻止電圧とすると、ｌｔ
ｏｎ＝Ｋ・ＶＢなる式によって表わされる。

この関係については，１９７９年発行，ＩＥＥＥ゜Ｉ″
ｒａｎｓａｃｔｉｏｎｓＥｌｅｃｔｒｏｎＤｅｖｉｃｅ
ｓ，Ｖｏｌｅｄ−２６，２４３〜２４４頁、Ｃ，ヒ：−
−にょる゛”ＯｐｔｉｍｕｍＤｏｐｉｎｇＰｒｏｆｉｌ
ｅＦｏｒＭｉｎｉｍｕｍＯｈｍｉｃＲ．ｅｓｉｓｔａｎ
ｃｅａｎｄＨｉｇｈＢｒｅａｋｄｏｗｎＶｏｌｔａｇｅ
”と云う文献において検削されている。

本発明は、装置がオン状態にあるとぎには電流がいづれ
の方向にも流れることができ、従って交流用として利用
できる双方向性の＆車力Ｆｌら′ｒを提供する。

本発゛明では、ノッチ・ゲート構造が利用されていて、
非浮動ゲート特性を含む増大されたオフ状態電圧阻止性
を達成している。

ノッチは、左右ソース領域および左右チャネル領域をそ
れぞれ分離しそしてドリフト領域での電流路をそのノッ
チの底部周囲でのチャネル間に向けさせるべ《頂部主表
面から下方に延在している。ゲート電極は、メゾ方向導
通を制御するために、そのチャネルに近隣してノッチ内
Ｋ股けられている。

ＩＳｌｉ止雷，圧はドリフト領域の横方向寸法を増大す
ることなしに上昇される。好ましき形態Ｋおいて、その
ノソチは、そのノソチのゲート電極手段の下部に実質的
深さまでそのドリフト領域へと下方に延びる低絶縁性の
部分金有している。

望ましい局面によると、本発明の構造は容易な処理ステ
ップを含んでいる。別な局面によると、この構造は反復
マルチセル・マトリクスアレイにおいて製造するのに適
しているので、複合のＦＥＴ集積構造を与える。

ＭＯＳＦＥ’ｌ’は、一般に、電流の流れが縦か又は横
かの原理的方位に従って２つのグループに分類される。

縦型ユニットに対しては、２つの有力な幾何学的構造す
なわちプレーナ（ＩＩＥＸＦＥＩ’，１’ＭＯｓ，ＳＩ
ＰＭＯＳなど）および非プレーナ（ＶＭＯＳ，ＵＭ（Ｊ
Ｓなど）がある。こうした装置が横型構造よりも優れて
いる点は、ドレイン級点がチップの底部上に置かれるこ
とである。かくして、所定のチップ面積に対して、高い
電流定格（高い詰め込み密度）が可能である。結果的に
、ほとんどすべての電力ＭＯＳＦＥＴの設計は縦型構造
に集中している。

第１図には、典型的な非プレーナ縦ハ１！装置の断面が
例示されていて、参照数字２はＶＭＯＳｆ：表わしてい
る。そこでの出発材料はｎ一エビタキシャル層６を持つ
ｎ＋シリコン・ウェーハ４である。

引続いて、Ｐおよびｎ十拡散が実行されて、層８および
１０を生じさせる。■溝１２を生じさせるための溝は異
方状に腐食される。絶縁用酸化物層１４がその溝内に形
成され、次いでゲート金属化物１６が蒸着される。ソー
ス金属化物１８は頂部主表面上に蒸着され、そしてドレ
イン電極金属化物２０は底部主表面上Ｋ蒸着される。

ＦＥＴチャネル２２は■溝の縁部に沿ったＰ領域８を通
過している。ソース電極１８に関して正の電圧がゲート
電極１６上に印加されると、Ｐ領域８における電子はチ
ャネル２２へと引きつけられ、そのチャネルの導電型を
ｎ型に反転させる。そこで、電子はソース領域１０から
チャネル２２を通りドレイン領域４へと流れるので、電
流はドレイン電極２０から、ドレイン領域４、チャネル
２２およびソース領域１０を通してソースｔ極１Ｂへと
流れる。

ＶＭＯＳ構造の主な利点の１つは、その能動チャネル長
が極めて短かくそしてｎ＋ソース拡散１０とＰ本体拡散
８との間における深さの差によって決定されることであ
る。拡散技術は十分に進歩しているので、この寸法は非
常に厳密に制御される。かくして、チャネル抵抗は最大
仕様において得られる。

ＶＭ（ＪＳ又はＵＭＯＳ（切頭されたｖ〜ＩＵｓ）構造
の１つの型式はノッチ付ＭＯＳＰＥＴ構造であつ・Ｃ、
か〜る構造は例えば、ＩＥＥＥＥｌｅｃｔｒｏｎＩ）ｅ
ｖｉｃｅＣｏｎｆｅｒｅｎｃｅ，Ｃ．ヒューによる”Ａ
ＰａｒａｍｅｔｒｊｃＳｔｕｄｙｏｆＰｏｗｅｒＭＯＳ
−｝’Ｅ’Ｉ’ｓ”と云５Ｔ！＠名の貞料÷ ＣＨ１４６１−５／３ス０００−０３８５に示されてい
る。

１ミクロン程度の狭いノヴチ溝は異方性工・ソチングに
よって与えらオ１，、この点については、例えば、１９
７８年１０月発行、ｌＥＥ｝；Ｔｒａｎｓａｃｔｉｏｎ
ｓＥｌｅｃｔｒｏｎＤｅｖｉｃｅ，Ｖｏｌ．Ｅｌ）−２
５，４１０と、そして１９８０年５月発行、Ｔｒａｎｓ
ａｃｔｉｏｎｓＩＩうＩｃＩら，ｌ−２７，９０７〜９
１４頁、一ｒンマーおよびロジャースによる″ＵＭＯＳ
Ｔｒａｎｓｉｓｔｏｒｓｏｎ（１１０）Ｓｉｌｉｃｏｎ
”と云う題名の文献に述べられている。

代替町能な構成としては、第２図にホされているｌ）Ｍ
（ＪＳ（二重拡散金属酸化物半導体）ＦＢ’ｒ２４があ
る，Ｎ十出発材料２６はｎ一上層２８を持ち、そこへの
Ｐおよびｎ＋拡散が領域３０および３２を形成ずる。Ｆ
ＬＡＴチャネル領域３４は頂部主表面に形成され、その
上には絶縁層３６が蒸着され、次いで、ゲート金属化物
３８が蒸着される。

ソース電極４０に関して正の電圧がゲート電極３８上に
印加されると、Ｐ型領域６０における電子はゲートに向
けて引きつけられ、そして頂部主表面において集中し、
チャネル領域３４に沿った導電型をｎ型に反転させる。

か《して、電流は、ドレイン市，極４２から、領域２６
および２Ｂ、チャネル領域３４およびソース領域３２を
通して、点線にて示されている如くソース電極４０へと
流れる。

ＶＭＯＳ，ＵＭＯＳおよびＬＩＭＯＳ装置において、Ｐ
本体およびｎ＋ソース拡散はシリコン二酸化物層の同じ
開口を通して進行する。結果的に，ＤＭＯＳ｝’ＥＴに
おける能動チャネル領域はその拡散深さの差によって制
御される。横方向浸透は垂直深さの約８０％である。

ＭＯＳ装置における動作仕様の安定性には、それらの閾
値電圧、すなわち、ドレインーソース導通の開始を作り
出すのに必要とされるゲート電圧の値が含まれる。この
パラメータは、チャネル領域の直ぐ上におけるシリコン
の表面状態と、そして第１図では層１４そして第２図で
は層３６のよ５７ｚ二酸化シリコンＳ，０２の純度とに
よって大ぎく影響される。酸化物の熱成長中，ゲッター
剤として作用する塩化水素がそのシスデムへ導入される
ので、かなり純粋ソｘｊ４料が得られる。

特に爪介な元素はナ｝ＩＪウムであって、その酸化物に
おける何等かのＮａ＋イオンはｎチャネルｔ″′：後の
閾値’４−Ｆげる傾向にありそしてそれが週剰な場合に
は転向がすべて妨げられる、もしも−ノ゛ルミニウム・
ゲート金属がゲート醇化物上に面に置かれるとすると、
そうしたイメン（そのアルミニウノ、にあるとじで）は
二酸化シリコンへと故，動して装置の性能を悪化させる
。これは、ＶＭＵＳ，ＩＪＭ（ＪＳｔ．，；ヨヒＤＭＯ
Ｓ４ｕ商モ同４Ｍｆアル。

しかしながら、もしもトランジスタが燐を含む多結晶シ
リコン（ポリ・シリコン）ゲートで作られるとすると、
こうした利料に対１″る技術ｈノ は、一層純粋なゲートが構成されるが可能になり、従っ
て一層安定した閾値が保証される。この技術を利用した
ＶＭＵＳおよびＤＭＯＳ（ＨｌらＸＦＥＴ）装置の例は
第３および第４図において示されている。第５図は、第
４図の構造の頂面図であって、特にＨｇＸアウトライン
を例示している。ゲート電極接続はウエーハの縁部に沿
って取付けられている。一般に、ＶＭＯＳ構造は垂直非
プレーナ・ユニットとして分類される。ＨＥＸ｝’ＥＴ
構造は垂直プレーナ・ユニットである。

別１．ｃ垂直プレーナ・ユニットとしては、第６図にお
いて示されているＳＩＰＭＯＳ構造がある。

０−エビタキシャル層４４は第７図での０＋サブストレ
ート４６上に成長される。上層４４の厚さおよび抵抗率
は、プレークオーバ電圧とオン状態抵抗とのかね合いに
より決定される。標準の写真石版技法を利用すると肚層
４８（硼素）はその」二層で約２〜３ミクロンの深さま
で追いやられる。その後、ウエーハは古い二酸化シリコ
ンが取り除かれて、新しくて非常にきれいな二酸化シリ
コン層が、通常では塩化水素の雰囲気において、約５０
〜６０ナノ・メートル程度成長される。その後、ＬＰＣ
ＶＤ（低圧化学ＡＭ）法を用いて、多結晶シリコンがそ
のウェーハの頂部に蒸着される。それから、多結晶層全
体へのｎ＋拡散が、ナ｝ＩＪウム・イオンに対する燐の
ゲッター作用を与え、しかもそのゲート材刺の抵抗率を
下げる（しかし、それはアルミニウムよりも３０００倍
高い状態にある）手段を与えるために行われる。多結晶
珪素一燐（Ｓｉ／Ｐ）層の表面は、その頂部表面をわざ
と破壊するために、イオン注入妊より処理される。Ｓｉ
／Ｐ層上にはホトレジスト材が置かれて、現像且つ腐食
される。

填部での餌食は、その破壊のために、底部よりも早いの
で、第８図において示されているようなテーバが付けら
れる。このテーパ伺ゲート配列を用いることで、引続く
注入はシリコンゲート＾ｙ化物表面まで一層均一になる
。

こ〜では、第９図に示されている如く、光は注意深く制
御され、イオン注入のＰ領域５２がチャネル領域として
加えられる。注入後埠の進行した拡散層はその層をウエ
ーノ・表面下約１ミクロン程度拡大する。酸化物マスキ
ングは、前にも述べた如く、Ｓｉ／Ｐゲートがその機能
を代行するために必要としない。さてこ〜では、ｎ＋ソ
ース領域５４がＳｉ／Ｐゲート・グリット構造における
同じ開口を通してイオン注入される。

不純物濃度は、吋領域４８がｎ＋ソース領域５４よりも
太きいように選ばれ、そしてｎ＋ソース領域５４の深さ
は標準として０４ミクロンである。

濃厚プｘ低温酸化物層５６が第６図に示されている如く
適用され、引続くプレーオーミツクおよびオーミック・
アルミニウム・ステップがドレイン電極５８およびソー
ス電極６０を生じさせる。

前にも指摘した如く、電力ＭＯＳＦＥＴの設計は、大半
の場合において、縦型構造に集中されていた。他の一般
的クラスのＭＯＳＦＥＴの例として、第１１図には、横
型が示されている。

横型ＭＯＳＦＥＴ６２は、Ｐ領域６６、ｎ”：／−ス領
域６８およびｎ＋ドレイン領域７ｏがそこへと拡散され
るローエビタキシャル層６４ｋ含ｔｒリブストレートヲ
持っている。ソース電極ｙ４［関Ｌて正の電．圧をーゲ
ート１，極７２上に印加される場合、Ｐ領域６６におけ
る電子は、チャネル領域７６に沿った導都、型％）ｎ型
へと反転させるために、ザプストレートの頂部表面へと
引きつけられ、以って、電子は、ソース６８から、チャ
ネル７６およびドリフト領域８ロを通してドレイン７０
へと流れ、かくして、亀流は、ドレイン電極７８からチ
ャネル７６を通してソース市，極７４へと流れる。横型
装置６２の原理的利点は、すべてのリードがアクセスさ
れるような幾何学的構成において、その集積が容易に行
えることである。

前に述べた縦型八但ＳＦＥＴでの如《、第１１図の縦型
〜ＩＱｓＦＥ’ｌ’ｂ２は単一方向性である。

装檻６２は、ドリフト領域８ｏの横方向長さ（すなわち
、領域７６および７ｏの間で６距離）とその阻止電圧と
の間における前述のかね合いを受ける。阻止電圧はドリ
フト領域８０全長《することで上昇することになるが、
それは、逆に、オン状態における抵抗を増大させる。

前に引用せる各々はエンハンスメント・モード装置．に
向けられている点に注目されたい．電子移動度はシリコ
ンにおけるホール移動度よりも約２５倍程大きいので、
大半の共通チャネルはｎ一型である。オン状態でのチャ
ネル抵抗は、その半導体の初期伝導度を高揚できる程度
によって決定される。か《して、大きなゲート電圧は一
般に低いオン状態抵抗を作り出す。もしもその装置がデ
ィプレヴションモードユニットとして構成されるとする
と、零ゲート悄号において生ずるオン状態抵抗はその出
発材料の伝導度によって固定されることになる。オン状
態における抵抗は、極《僅かではあるが、ゲート電圧の
印加によって減少される。オフ状態における高い阻止電
圧を支持するには初めの抵抗率が商《なければならない
ので、現在作られているデ−｛プレッションモード装置
のオン状態抵抗は、電力ＦＥ’ｌ”の開発において極め
て重要な問題になるものと考えられる。この点がらしで
、現在の．ＩＰＥＴはすべてディプレッショ冫ｌモード
奎讐屑であって、ＪＩ・Ｔ′ｌ゛構成は電力スイッチン
グ用として重視されていなかった。

第１〜第１１図全再度参照するに、各場合において、ト
ランジスタは逆ドレインーソース電圧を支持しないのが
見られる。各装置は、ドレインがソースに関して負で七
）るとぎ（示’ｇｊ’ｌ．ているｎチャネル装置に対し
）、１つの接合部降下のみがドレインおよびソースを分
離する点において単一力向性である。多くの応用におい
て，こうし斤装置は効果的に採用できる。しかしながら
、もしも交流ライン電圧がドレインーソース駆動源てあ
るとするならば、双方向性構造は絶対的となる。第１〜
第１１図における装僧構造を再び検討するに、そこから
は、単一方向の設計に対する埋由が、３端子エレメント
としての装酷の使用から、すなわち、ドレインおよびゲ
ート電圧が共にその共通のソース点に合ゎされることか
ら出ているのが見られる。ソース電極はｎ＋ソース領域
と接触し、且つＰ本体領域（ゲート戻り接触を与える）
と接触していることが必要である。かくしてＰｎエピ・
ジャンクシロンの阻市作用が打ち消される。

第１図を参照するに、例えば、もしも装置２にＰ領域８
のための分離電流が与えられてそしてソース金属化部１
８がｎ＋ソース領域１０にのみ接触するとすると、双方
向性Ｆ’ＥＴが生ずる。そこには、かなりの非対称性が
、０領域６およびＰ領域８の等しくないμ目止性のため
に存在する。同様に、第１１図において、もしも分離せ
る電極がＰ領域６６に対して与えられそしてもしもソー
ス金属化部７４がソース領域６８のみに接触するとする
と、双方向性Ｆｌ弓Ｔが生じるが、そこには、かなりの
非対称性がｎ領域６４およびＰ領域６６の等しくない阻
止性のために存在する。

かくして、新しい幾何学的構成および恐らくは新しい技
術が必要とされよう。

それに限定されないけれども、本発明は、直く前に述べ
たような不都合を克服するためではな《、電力ＦＥＴに
双方向性を与えるための努カから発展されたものである
。しかしながら、本発明は、横方向寸法を大きくするこ
となしに高い電圧阻止性が望まれる各種横型ＦＥＴに対
する広範な応用を持っている。こ〜で開示される好まし
き実施例は、最小の横方向寸法において商い電圧阻止性
を達成し１つ電流の双方向的流，れを与えながら如上の
不都合を解消した簡単だが有効なＭＵＳＦＥ’ｌ’構造
の組合せを提供する。

第１２および第１３図は本発明によって檜成される横型
双方向性相、カＦＥＴ構造を概略的に示し−（いる。Ｉ
゛”ＥＴ構造１０２は頂部主表面１０６を持つ１つの導
市，型のザブストレー｝１０４ｉ含んでいる。好ましき
形態において、サブストレート１０４ハ、Ｐ層１０Ｂの
ような半導体材料のベース層上に成長されたｎ一エビタ
キシャル層である。

Ｐ層１１０は頂部主表面１０６からサブストレートへと
予め決められた深さまで拡散されて、第１の頂部層を形
成する。第２の頂部層１１２は頂部主表面１０６から所
定の深さへの拡散によって第１の頂部層１１０に形成さ
れる。複数の横方向に離隔された第２の頂部層１１２，
１１４，１１６などはｎ十領域によって与えられる。

第１３図を参照するに、複数のノツチ１１Ｂ，１２０，
１２２などは、頂部主表面１０６かも、それぞれのｎ十
領域１１２，１１４，１１６などおよび頂部層１１０全
通してサブストレート領域１０４へとそのサブストレー
トに形成される。こうしたノツテは従来においても知ら
れているように異方状に腐食され、これに関しては、例
えば、ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＣｏｎｆ
ｅｒｅｎｃｅ，資料ＣＨ１４６１−５／７９，００００
−０３８５，Ｃ，ヒュ−ＫよるＩＩＡＰａｒａｍｅｔｒ
ｉｃＳｔｕｄｙｏｆＰｏｗｅｒＭＯＳＦＥＩ’ｓ”と云
う題名の文献、１９７８年１０月発行、ＩＥＩ！，Ｅ’
ｌ’ｒａｎｓａｃｔｉｏｎｓＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅｓ，Ｖｏ，ｅｄ−２５，＋１０、そして１９８０年
５月発行、Ｔｒａｎｓａｃｔｉｏｎｓ■１うＥＥ，ｅｄ
−２７，９０７〜９１４頁、７７−１−およびロジャー
スによる”ＵＭＯＳＴｒａｎｓｉｓｔｏｒｓｏｎＳｉｌ
ｉｃｏｎ”と云う題名の文献において論議されている。

代替としマ、ノッチは、サブストレートと共に即結晶の
ま〜にあるが多孔性となるシリコンに構造的変化を作り
出すために、濃縮された弗化水素の存在の下で局所化さ
れた領域な通して一定電流ケ通過させる周知の陽極酸化
技術に従って多孔性シリコン領域によって形成されても
良い。異方性腐食又は陽極酸化後、そのサブストレート
は酸化用雰囲気を受けて酸化物層１２４，１２６，１２
８などを形成する。ノッテの残りは、導体であってそし
て１３２，１３４，１３６などにおいて示されているよ
うなゲート１ａ．極を与えるタングステン・二珪化物に
より満たされることが好ましい。

ノッチ１１８は、頂部主表面１０６から、第２の頂部層
１１２および第１の頂部層１１０全通してサブストレー
ト領域１０４へと下方に延在する。ノッテ１１Ｂは、第
２の頂部層１１２を第１および第２のソース領域１４０
および１４２へと分離して、その間に延在している。ノ
ッチ１１８は、第１の頂部層１１０を第１および第２の
チャネル領域１４４および１４６へと分離して、その間
に延在している。ノヴチの周囲におけるサブストレート
領域１０４はサブストレートのドリフト領域９（１４８
）を形成している。

主電極金属化部１５０は、チャネル領域１４４に対して
共通なソース領域１４ロおよび第２の頂部層１１０に析
抗的圧接触するように、頂部主表面１０６上Ｋ蒸着され
る。他の主電極金属化部１５２はソース領域１４２およ
び第１の頂部層１１０と抵抗的に接触するように頂部主
表面１０６上に蒸着される。

ソース領域に関して正の電圧がゲート市，極１３２に叩
加されると、Ｐ領域における電子はチャネル領域１４４
へと引きつけられて、そこにおける導電型をｎ型に反転
させる。もしも主電極１５２が主電極１５０に関し℃正
にあるとすると、電流は、Ｐ層１１０からドリフト領域
１４８へと順方向にバイアスされたＰｎ接合部１５４を
横切って瞬間的に流れ、それからチャネル１４４を通し
てソース領域１４０および電極１５０へと流れることに
なる。ＴＲ５流がＩ”ＥＴｉ通して流れ始まるや否や、
主１，極１５０および１５２を横切っての宵、圧は降下
し、それは又、他のＩ”Ｅ’ｒチャネル１４６に隣接し
たＰ層１１０の部分を含めて、Ｉ”ＥＴの各種領域にお
ける電位を減少させる。かくし７て、部分１５６はゲー
ト１３２に関して狛となり、以って、正のゲー１１５２
は電子をテヤネル領域１４６へと引きつけて、その導２
電型をｎ型に反転させて、チャネル１４６を導通させる
。かくして、順方向にバイアスされたＰｎ接合部１５４
は、第２のチャネル１４６がターン・オンするまで、瞬
間的にのみ導通する。

１”ＥＴ１０２を通しての主電流路は、主電極１５２か
ら、ソース領域１４２ヲ通り、ノッテ１１８の右側Ｋ漬
って垂直チャネル領域１４６全通して下方に、そオ１，
から更にそのノッチの右側に沿ったドリフト領域１４８
へと下方に、ノッチ１１Ｂの１戊部ケまわり、その後ザ
ブストレート１０４のドリフト領域１４８におけるノッ
テ１１８の左側に沼って−ヒ方に、それからノッチ１１
８の左側に沿った垂直チャネル領域１４４を通して上方
にそしてソース領域１４０を通して主電極１５０へと成
立する。

この構造はパイ・ラテラルであるので、ゲート１３２が
ソース１４２に関して正にある場合、電流は主電極１５
０から主電極１５２へと流れる。Ｐ＠１｛０における電
子目，ゲート１５２によってチャネル領域１４６へと引
きつけられて、チャネル領域１４６はｎ型に反転される
。か《して、電流はｎ＋ソース領域１４２からチャネル
１４６ｋＡしてサブストレート１ロ４でのドリフト領域
１４８へと流れる。もしも主電極１５０が主電極１５２
に関して正にあるとすると、電流は、Ｐ層１１０から、
チャネル１４４がターンオンするまで順方向にノ｛イア
スされたＰｎ接合部１５８を横切って瞬間的に流れる。

主電流路は、主電極１５０かも、ソース１４０、チャネ
ル１４４、ドリフト領域１４８、チャネル１４６そして
ソース１４２ヲ通して主電極１５２べと成立ずる。かく
して、主電極１５２は、負の電川が主電極１５０上にお
ける電圧に関連してそル こに印加されるとぎには電子流源として作用るが、正の
市，圧が主電極１５０上における電圧に関連してそこに
印加されるときには７ノードとしての役割なする。

ゲート電極１３２に市，位が印加されると、その７１４
、極は第１および第２のチャネル領域１４４および１４
６における導電型ケ反転させるのに十分な強さの電界を
作り出す。第１および第２のソース領域１４０および１
４２にいづれかの極性の宵、圧が印加されると、１κ流
はゲート電極千段１３２の電位の制御下において、それ
らの間でそれぞれの対応せる方回において流れることが
できる。

隔置された領域１４０および１４２間における電流の流
れは、チャネル領域１４４および１４６における電界を
制御することで制御され、又、そこでの電界はゲート電
極手段１３２上における電位を制御することによって制
御される。

ゲート電極１！＋２上にゲート電位がない場合、チャネ
ル領域１４４および１４６はＰ型であり、そして装置は
阻止オフ状態にある。主電極１５０から主電極１５２へ
の電流は接合部１５４によって阻止される。主電極１５
２から主電極１５０への他の方向における電流は接合部
１５８によって阻止される。

双方向性１”Ｅ’ｒ１０２は交流，市，力を制御するの
に使用できる。第１３図は主電極１５０および１５２ｋ
横切って接続されている負荷１６０と交流市，力源１６
２を概略的に示している。ゲート電極１５２は、ゲート
端子１６４により、スイッチ手段１６８を通してゲート
電位源１６６に接続されている。

ＦＦ，Ｔｉ０２のオン状態において、スイッチ１６８は
上方位置にあるので、所定の極性のゲート電位が電位源
１６６からゲート電極１３２に印加される。

主電極１５２が、交流源１６２にて駆動されるように主
電極１５０に関して正にある場合、ゲート電極１３２は
Ｐ層１１０に接続されているソース領域１４０および主
電１極１５０に関して正にある。こ〜で、チャネル１４
４はｎ型に反転されセして導通を生ずる。すなわち、電
流は、正の主電極１５２かも、ソース領域１４２、チャ
ネル１４６、サブストレート１０４におけるノヴテ１１
８の底部周囲でのドリフト領域１４８、チャネル１４４
およびソース１４０を通して流れ、それから負荷１６０
に向けて流れる。

交流源１６２の他の半サイクルにおいて、主電極１５０
は主筆極１５２に関して正にあり、そしてゲート電極１
３２は負の主電極１５２に接続されているソース領域１
４２およびＰ層１１０に関して正にある。か《して、チ
ャネル１４６ヲ通しての導通が樹立され、電流は、正の
主電極１５０から、ソース１４０、チャネル１４４、サ
ブストレート１０４におけるノソチ１１８の底部周囲で
のドリフト領域１４８およびチャネル１４６を通して、
ソース１４２および主電極１５２へと流れる。

好ましき形態におい℃、ゲート端子１６４はＦト：１’
１０２のオフ状態における主電極の１つと同じ電位レベ
ルに合わされる。スイッチ１６８の左方位置において、
ゲート端子１６４は逆阻止ダイオード１７０全通して主
電極１５０に接続されている。

第１６図において見られる如《、集積構造には襟数のｒ
’ｔｑ′ｒが設けられる。ＮＦ領域すなわち頂部層１１
４および１１６（第１２図）は、それぞれのノッチ１２
０および１２２により、頂部主表面１０６に沿って横方
向に隔置された第１および第２のソース領域へと同様に
分割且つ分離されている。主電極金属化部は前に述べた
のと同様に与えられそして交流負荷ラインに直列に、又
は第１３図に示されている如《並列に接続されている。

ゲート電極１３４および１３６はゲート電極１３２と並
列にしてゲート電極１６４に接続されている。主電極１
５２はノッチ１１８の周囲左側においてｌ＝’ＥＴに対
するソース電極ケ与えると同時に、ノッチ１２０の周囲
右側においてＦＥＴに対するソース電，極を与えている
。主市、極１５１はノッチ１２０の周囲でＦ｝；′ｒに
対するドレイン電極を与えると同時に、ノンチ１２２の
周囲でＦＥＴに対するドレイン電極を与えている。交流
源１６２の他の半ザイクルにおいて、電極１５２および
１５１の役割は反転される。すなわち、電極１５２はそ
れぞれのノッチ１１８および１２０の周囲におけるその
左右Ｆ’ＥＴに対してドレインとなり、そ｛〜て電極１
５１はそれぞれのノソチ１２０および１２２の周囲にお
けるその左右ＦＥＴに対してソースとなる。

かくして、電極１５０，１５１などは交流源の片側に接
続され、そして更に別な電極１５２，１５３などは交流
源の他の側に接続される。

１つの実施例において、頂部主表面１０６の下部におけ
るＰ層１１０の深さは約３ミクロンであって、０＋層１
１２，１１４および１１６の深さは約１ミクロンである
。頂部主表面１０６の下部におけるノンチ１１８，１２
０，１２２などの探さば約１５ミクロンであり、そわば
３０ミクロンの望乏領域路程長を司能にする。

か《して、こ〜て示されている横型双方向性ノッナ型電
力１＝”Ｅ’ｌ”は、１つの褥電型の第１のソース領域
１４０と、第１のソース領域１１２ど共に接合部１１３
を形成する反対の導電型の第１のチャネル領域１４４と
、第１のチャネル領域１４４と別な接合部１５８を形成
する１つの導電型のドリフト領域１４Ｂと、ドリフト領
域１４８と接合部１５４ヲ形成する反対の導電型の第２
のチャネルｌ４４ （ｒノ 領域１４６と、第２のチャネル領域と接合部１４３ｋ形
成する１つの導電型の第２のソース領域１４２と、第１
および第２のソース領城１４０および１４２とそして第
１および第２のチャネル領域１４４および１４６との間
に延在してそれらケ分離し且つザブストレート１０４で
のドリフト領域１４８へと延在するノッチ１１８と、そ
してノ．ツチ１１Ｂ内にあって前記第１および第２のチ
ャネル１４４および１４６に近接し、電位を適用して第
１および第２のチャネル領域１４４および１４６におけ
る導電型を反転させるのに十分な強さの電界を発生する
ように適台されている絶縁ゲート手段１３２および１２
４とから成り、以って、第１および第２のソース領域１
４０および１４２に対するいづれかの極性の電圧の印加
に際し、雷，流はそのゲート手段の電位の制御下におい
て、それらの間でそれぞれ対応する方向に流れ、ドリフ
ト領域１４８を通した導電路は、ノッチ１１８の片側に
沿い、その端部を回りそしてノツチ１１８の他の側に洛
って走行していることを！時徴としている。

第１４〜第２１図は本発明の好ましき処理オｄよび構造
を示している。第１４図における軽くドープされたｒ１
−ザブストレート２０２は例えば約６×１０ドナー原子
／７のドナー濃度を持ち、Ｐ型エビタキシャル層２０４
には約ＩＸ１０’７ドナー原子／ｄの濃度における硼素
が与えられ、その深さは約３ミクロンである。二酸化シ
リコンＳ１０２の層は頂部表面２０６上で成長され、次
いでＰ領域２０８および２１０ヲ規定するべ《マスキン
グおよび露出され、引続いて砒素蒸着および拡散を実施
して、１×１０の表面集中度を持つｎ十領域２１２，２
１４，２１６など會約１ミクロンの深さにまで与える。

領域２１Ｂおよび２２四まマスキングおよび鰐出エッチ
ング後に残った二酸化シリコン領域である。砒素拡散中
、他の二酸化シリコン層２２２が頂部表面上に形成され
る。

次に、窒化シリコンＳｉａＮｓ層２２４が約４ミクロン
の厚さにまで蒸着されて、高品質の絶縁材料およびマス
ク限定材料を与える。窒化シリコン層２２４は頂部主表
面２０６にプラズマ・エッチングされて、孔２２６（第
１６図）を形成するか、又はその工ヴチングはレベル２
５．０まで（第１８図）行われる。

その後、多孔性シリコン領域２２８が前述の如くフヴ化
水素の存在下での陽極酸化によって形成される。接点は
頂部および底部素面上に置かれ、そして窒化シリコン層
２２４は絶縁体であるので、ｔ流はノツテ孔２２６を通
してのみ通過し、垂直領域２２８を通しての選択的陽極
酸化を与える。構造的変化はサブストレート２０２と共
に単結晶のま〜にあるが多孔性となるシリコンにおいて
作り出される。頂部主表面２０６の下部における多孔性
シリコン領域２２８の深さは約１４又は１５ミクロンで
ある。

その後、ノヴチは頂部主表面２０６の下部で約４ミクロ
ン程、レベル２３０（第１８図）まで腐食サレる。窒化
シリコン層２２４および酸化物層はエッチングによって
除去され、そのサブストレートは、酸素が多孔性領域２
２８での細孔に人って領域２２８ヲ迅速に酸化し、以っ
て領域２２８がサブストレート２０２と共になおも単結
晶にあるが実質的に非導電性となるよ５Ｋ，酸化用雰囲
気にさらされる。酸化後、二酸化シリコン層２３２はそ
の十〜にとどまる（第１９図）。多孔性シリコン層２２
Ｂは二酸化シリコン層２３２の成長よりもはるかに早《
酸化するので、ノッチ孔２２６の垂直壁に沿ったゲート
酸化セグメント２５４ｉ．＜よび２３６（第１９図）Ｋ
−）ｌ，”Ｃ（７）プｏセス制御を可能にする。

その後、チタン・二珪化物ＴｉＳｉ２層２３８がスパッ
タリングによってその頂部表面上に蒸着さわる。代替可
能な材料としてはタングステン・二珪化物およびタン々
ル・二珪化物がある。スパッタリングはシャドウィング
すなわち隅部下テ（７）空［４の形１ｙ．ｅ防止するた
めに好ましい。その後、層２３８がマスク且つ腐食され
、引続いて、第２０図に示されている如く、低温二酔化
シリコン化学的参男蒸着法によって、絶縁層２４ｏ，２
４２，２４４などおよび開口領域２４６，２４８などｔ
ｌえる。次いで、アルミニウム金属化部が開口領域２４
６および２４８にスパッターされるか又虻ｉ蒸着され、
それにより主電極２５０および２５２を形成ずる（第２
１図）。

第２１図は本発明の好ましき構造を示している。横型双
方向性電力｝・’ＥＴは、１つの導電型の第１のソース
領域２１４と、第１のソース領域２１４と接合部２５６
ヲ形成する反対の導電型の第１のチャネル領域２５４と
、第１のチャネル領域２５４と別な接合部２６アを形成
する１つの導電型のドリフト領域２５Ｂと、ドリフト領
域２５８と接合部２６４ヲ形成する第２のチャネル領域
２６２と、第２のチャネル領域２６２と接合部２６７を
形成する１つの導電型の第２のソース領域２６６と、第
１および第２のソース領域２１４および２６６とそして
第１および第２のチャネル領域２５４および２６２との
間に延在してそれらを分離し且つドリフト領域２５８へ
と延在するノソチ２６８と、そしてノソチ２６８内にあ
クてその第１および第２のチャネル２５４および２６２
に近接し、しかも電位を適用して第１および第２のチャ
ネル２５４および２６２での導宵型を反転するに十分な
強さの電界を作り出すように適合された絶縁ゲート手段
２３８とから成っている。それぞれの主電極２５０およ
び２５２から第１および第２のソース領域２１４および
２６６へのいづれかの極性の電圧の印加に際して、電流
は、ゲート手段２５８の電位の制御下において、それら
の間をそれぞれ対応せる方向に流れることができる。ド
リフト領域２５８を通しての導電、路は、ノッチ２６８
の片側２７０に沿い、それからそのノソテの端部２７２
１回りそしてそのノッチの他の側２７４へと通じている
。

第１３図の場合と同様に、第２１図の接触構造は隣接Ｆ
ｌ：Ｔに対して共通の主電極を与える。

も【７も主電極２５２が主電極２５０に関して正にある
とすると、電極２５２は、ノッチ２６８の底部の周囲で
は左｝・’ＥＴに対するソース接触を与えると同時に、
ノッチ２７６の周囲でのその右側においてはＦＥＴに対
するソース接触を与える。同様にして、電極２５０は、
ノッチ２６Ｂの周囲右側ではＦＥＴに対するドレイン接
触金与えると同時に、ノッチ２７８の左側ではＦＥＴに
対するドレイン接触を与える。

第１３図の場合とは異なって、第２１図におけるゲート
電極２３Ｂは、絶縁休ノツチ領域２２８内でドリフト領
域２５８へとそれ程深くは延在していない。これは、オ
フ状態において伝導チャネルの望ましくない誘導を防止
して、高いオフ状態電圧阻止性を与える。オフ状態にお
いて、もしも主電極２５２上における電圧が主電極２５
０に関して正にあるとし且つゲート電極２３８が電極２
５０に合わされるとすると、主電極２５２上における正
の電圧は一層高くなるので、サブストレート２０２にお
ける電位も同様にして、Ｐｎ接合部２６４′ｔｌ−横切
った単一の順方向接合部降下のために、ゲート電極２３
８に関して正方向に一ヒ昇する。か《して、ゲート電極
２５８はサブストレ−｝２０２内でのドリフト領域２５
８に関連して一層負となり、そしてもしもそのゲート電
極が絶縁性領域２２８内で下方Ｋ％在するとすると，そ
のゲート電極は、ホールを、ノ・ソチ２６８の側部に沿
って絶縁性領域２２８の縁部に向って引きつけることに
なる。もしもノ・ソチの側部２７０，２７２および２７
４に沿ったキャリャ・ホールの集中化が十分太き《なる
とすると、その時点で、Ｐ型への導電性反転がそうした
側部に泪って生ずることになる。導電チャネルについて
のこの誘導は、Ｐ領域２８０から、そのノッチ周囲での
ドリフト領域２５Ｂにおける銹導フ！ｔ′ｌたＰ型伝導
チャネルを通したＰ領誠２０４への導通を可能にする。

第２１図におけるゲート電極手段の構造は、オフ状態に
おける伝導チャネルの望まし《ない誘導を防止する。ノ
ッチの縁部、特に、ノ・ソチの底部縁からのゲート電極
２３８の空間は、ノッチ２６Ｂの縁部に向う、特に、底
部端２７２の周囲でのキャリャ・ホール上における吸引
力を実質的に減少する。これは、非浮動ゲード構造にお
いてさえ、高いオフ状態電圧ｉ督を達成する。

高いオフ状態電圧阻止性は、ドリフト領域における電流
の通路長を増すことによっても更Ｋ改善される。主電極
間Ｋおける電流路は、各ソース領域から、チャネル領域
を通して下方にそしてそのノッテの底部２７２ｆ下方に
且つそれをまわって延在している。これは、ドリフト領
域における電流の１市路長を増大させ、頂部主表面２０
６に沿った横方向寸法を増大させることな《して高いオ
フ状態電圧阻止性を確保すると同時に、高密度で、高い
電圧の双方向性ＦＥＴ構造金達成している。

添付の特許請求の範囲内では、各種修正がなし得るもの
と理解されたい。

【図面の簡単な説明】

第１〜第１１図は従来技術を示している。 第１図はＶＭＯＳＦＥＴの概略断面図である。 第２図はＤＭＯＳＰＥＴの概略断面図である。 第３図はポリ・シリコン・ゲートを持つＶＭＯＳＦ’Ｅ
Ｔの概略断面図である。 第４図はポリ・シリコン・ゲートヶ持つＩ）ＩＮＩＥ）
Ｓ１＝’Ｅｉ’（ＨＥＸＩ−Ｅｉ’）（Ｄ［略断？Ｎｊ
図テ２＞ル。 第５図は、笛４図の構造の頂面図であって、特に｝｛Ｆ
ＩＸアウトラインを例示している図である。 第６図はＳＩＰＭＯＳＦＥＴの概略断面図である。 第７〜第１０図は、第６図の構造を作り出すプロセス・
ステップ舎概略的に例示している図である。 第１１図は横型ｌ・’ＥＴの概略断面図である。 第１２図は本発明に従って構成さＪ’ｌる｝’ＥＴ構造
を与える際窓の初期プロ−１−ス・ステ・νプを例示し
ている概略断面図である。 第１３図は本発明に従って児成されたｌ’｝；Ｔ構造の
概略断面図である。 第１４〜第２１図は本発明の好ましき処理および構造を
示している。 １０２・・・ＦｇＴ構造１ロ４・・・サブストレート１
０６・・・頂部主表面１１０・・・Ｐ層１１２，１１４
，１１６・・・頂部層１１８，１２０，１２２・・・ノ
ッチ１２２，１２４・・・酸化物層１３２，１３４，１
３６・・・ゲート電極１４０，１４２・・・ソース領域
１４４，１４６・・・チャネル領域１４８・・・ドリフ
ト領域１５０，１５２・・・主電極１５４，１５８・Ｐ
ｎ接合部１６０・・・負荷１６２・・・交流電力源１６
６・・・ゲート電位源２０２・・・ｎ−サブストレート
２０４・・・Ｐ型エピタキシャル層２２８・・・多孔性
シリコン領域２５８・・・ＴｉＳｉ層２５４・・・チャ
ネル領域２５８・・・ドリフト領域２６０・・・接合部
２６２・・・チャネル領域２６４・・・接合部２６８，
２７６，２７８・・・ノッチ−３５４− ３５５

Claims (1)

1. 【特許請求の範囲】 １）双方向性ＦＥＴ（１０２，第１５図）において：１
   つの導電型半導体材料からなる第１のソース領域（１４
   ［１）と； 反対の導電型半導体材料からなり、前記第１のソース領
   域（１４０）と接合部（１１３）を形成している第１の
   チャネル領域（１４４）と；１つの導電型半導体材料か
   らなり、前記第１のチャネル領域（１４４）と他の接合
   部（１５８）を形成しているドリ７ト領域（１４Ｂ）と
   ； 前記反対の導電型半導体材料からなｂ、前記ドリフト領
   域（１４Ｂ）と接合部（１５４）を形成している第２の
   チャネル領域（１４６）と；前記１つの導電型半導体材
   料からなり、前記第２のチャネル領域（１４６）と接合
   部（１４Ｍ）ｌ形成している第２のンース領域（１４２
   ）と； 前記第１および第２のソース領域（１４０および１４２
   ）とそして前記第１および第２のチャネル領域（１４４
   および１４６）との間に延在し且つそれらを分離し、そ
   して前記ドリフト領域（１４８）へと延在しているノッ
   チ（１１８）と；そして 前記第１および第２のチャネル領域（１４４および１４
   ６）に隣接して前記ノッチ（ＩＮｌ）内に位置し、そし
   て前記第１および第２のチャネル領域（１４４および１
   ４６）における導電型を反転きせるのに十分な強さの電
   界を作シ出す電位が印加できるように適合されている絶
   縁され九ゲート手段（１５２）とから成シ；以って、電
   流は、前記第１および第２のソース領域（１４０および
   １４２）に対するいづれかの極性の電圧の印加に際して
   、前記ゲート手段（１３２）の前記電位の制御の下で、
   それら領域間でそれぞれの対応せる方向に流れることが
   でき、前記ドリ７ト領域（１４８）を通しての導電路は
   、前記ノッチ（１１８）の片側に沿い、その端部をまわ
   り、それから前記ノツチ（１１８）の他の側に沿って走
   行するζとを解徴とする横型双方向性ノッチＦＥＴ，２
   ）前記チャネル領域（１４４および１４６）は前記ノク
   チ（１１８）により横方向に隔置され）前記ノッチ（１
   １８）は前記ＦＥＴ（１０２）の頂部主表面（１０６）
   から下方に延在し、喧記チャネル領域（１４４および１
   ４６）は大体において前記ノッチ（１１ｅ）のそれぞれ
   の側に沿って垂直に延在し、前記ドリフト領域（１４８
   ）は前記チャネル領域（１４４および１４６）の下部に
   あることを特徴とする特許請求の範囲第１項に記載の横
   型双方向性ノッチＦＥＴ．３）前記ソース領域（１４０
   および１４２）はそれらの間で前記ノッチ（１１８）に
   よって前記頂部主表面（１０６）Ｋ沿って横方向に隔買
   され、前記ソース領域（１４０および１４２）はそれぞ
   れの前記チャネル領域（１４４および１４６）上にある
   ことを特徴とする特杵請求の範囲第２項Ｋ記載の横型双
   方向性ノッチＦＥＴ０４）各々がそれぞれの前記ソース
   領域（１４ｏおよび１４２）に接続されている１対の主
   電極（１５０および１５２）を更に含み、そして前記絶
   縁されたゲート手段（１３２）は、前記ノッチ（１１Ｂ
   ）の内面に沿って延在している絶縁層手段（１２４）と
   、そして繭記ゲート電極手段（１３２）が前記垂直チャ
   ネル領域（１４４および１４６）に沿って密接に延在し
   且つそれから絶縁されるように岐記絶縁層手段（１２４
   ）に沿って前記ノソチ（１１Ｂ）に設り′られているゲ
   ート電極手段（１３２）とを含んでいることを特徴とす
   る特＃′［精求の範囲第３項に記軟の横型双方向性ノッ
   チＦＥＴ０ ５）前記ＦＥＴ（１ｏ２）ｉ．ｌ：、前記グー｝Ｋ’［
   位がない場合、前記ドリフト領域（１４８）と前記ヂャ
   ネル領域（１４４）の１つとの間での接合部（１５Ｂ）
   が前記主電極（１５０）の１つに向う散流の流れを阻止
   しぞして前記ドリ７ト領域（１４８）と前記チャネル領
   域（１４／．）の他のものとの開での接合部（１５４）
   が前記主電極（１５２）の他のものに向う電流の流れを
   阻止する態様でのオフ状態を持っていることを特徴とす
   る特許請求の範囲第４項に記載の横型双方向性ノッチＦ
   ＥＴ０ ６）前記主電極（１５０および１５２）間でのそのドリ
   フト領域電流路は、前記ソース領域（１４０および１４
   ２）から前記チャネル領域（１４４および１４６）を通
   して下方に延在し、且つ前記頂部主表面（１０６）に沿
   った横方向寸法を増加することなくそのドリフト領域電
   流路長を増大させて一層高いオフ状態阻止電圧性を与え
   るように前記ノッチ（１１Ｂ）の底部を下方に且つその
   周囲に延在して、以って高密度で高電圧の双方向性ＦＥ
   ＴｉｆＲ造を与えることを特徴とする特許請求の範囲第
   ５項に記載の横型双方向性ノッチＦ’ＥＴ， ７）前記ノッチ（１１８又は２６８，第２図）は、前記
   ゲート電極手段（２３Ｂ）の下部で実質的距離だけ前記
   ドリフト領域（２５１３）へと下方に延在していて前記
   ドリフト領城（２５８）から前記ノッチ（２６Ｂ）の縁
   部へと向う舵記ゲート電極手段（２５Ｂ）によるキャリ
   ャの吸引を実質的Ｋ減少させ、前記オフ状態における導
   電チャネルの望ましくない訪導を防止し、そして高いオ
   フ状態電圧阻止性を与えることを特徴とする特許請求の
   範囲第６項に記載の横型双方向性ノッチＦＥＴ， ８）前記ノッチ（２ｉ）は前記チャネル領域（２５４お
   よび２６２）の下部で所定の深さまで前記ドリフト領域
   （２５８）へと下方に延在し、そして前記ゲート！極手
   段（２３Ｂ）は、前記チャネル領域（２５４および２６
   ２）と前記ドリフト領域（２５８）との間で前記接合部
   （２６ｏおよび２６４）の深さを越えて下方に延在して
   いることを％徴とする特許請求の範囲第７項に記載の４
   ｊ！刑双方向性ノッチＦＥＴウ９）前記ゲート電極手段
   （１３２，第１３図）は、前記増大された電圧阻止性を
   なおも維持しながら、前記ＦＥＴの前記オフ状態におけ
   る前記主電極（１５０又は１５２）の１つと共通の電位
   レベルに合わされることを特徴とする特許請求の範囲第
   ６項に記載の横型双方向性ノッチＦＥＴ， １０）前記ゲート電極手段（２５８）はチタン●二珪化
   物から成っていることを特徴とする特詐請求の範囲第８
   項に記截の横型双方向性ノッチＦＥＴ０ １１）前記ゲート電極手段（２３８）はタンタル・二珪
   化物から成っているととを特徴とする特許請求の範囲第
   ８項に配載の横型双方向性ノッチＦＥＴ． １２）前記ゲート電極手段（２３Ｂ）はタングステン●
   二珪化物から成っているととを特徴とする特許請求の範
   囲第８項に紀載の横型双方向性ノッチＦＥＴ０ １３）前紀ゲート電極手段（２３８）の下部における前
   配ノッチ（２６Ｂ）の部分（２２８）は、実質的に絶縁
   性の状態へと陽極酸化された単結晶多孔性シリコンから
   成っているととを特徴とする特許請求の範囲第８項に記
   載の横型双方向性ノッチＦＥＴ０ １４）前記ノッチ（２６８）は異方状に腐食され且つ酸
   化されることを特徴とする特許請求の範囲第６項に記載
   の横型双方向性ノッチＦＥＴ．１５）横型双方向性電力
   ＦＥＴ（１０２）において：１つの導電型の半導体材料
   からなり、頂部主表面（１０／ｉ）を持つサブストレー
   ｝（１０４）と； 他の導電型からなり、前記サブストレート１０４内で横
   方向た隔置されている１対のチャネル領域（１４４およ
   び１４６）と；前記１つの導電型から成シ、前記頂部主
   表面（１０６）に沿って横方向に隔通され、そして各々
   が前記チャネル領域（１４４および１４６）のそれぞれ
   のものと接合部（１１５および１４３）を形成する１対
   のソース領域（１４０および１４２）と； 前記ザブストレー｝（１０４）内にあって、前記ソース
   領域（１４０および１４２）と前記チャネル領域（１４
   ４および１４６）との間で前記頂部主表面（１０／ｔ）
   から前記サブストレート（１０４）におけるドリフト領
   域（１４Ｂ）へと下方に延在するノッチ（１１８）とを
   有し、その結果、導電路は１つのソース領域（１４０）
   から、前記ノッチ（１１Ｂ）の片側に沿った大体におい
   て垂直の１つの前記チャネル領域（１４４）を通して下
   方に、更に前記ノツチ（１１８）の前記片側に沿って前
   記ドリフト領域（１４Ｂ）へと下方に、それから前記ノ
   ツチ（１１８）の底部をまわり、その稜前記ドリフト領
   域（１４Ｂ）における前記ノッチ（１１８）の別な側に
   沿って上方に、そして大体において垂直の他の前記チャ
   ネル領域（１４６）に沿って上方Ｋ！！ｆｌＥ他のソー
   ス領域（１４２）へと向けられ、その同じ通路は、前記
   他のソース領域（１４２）から前記１つのソース領域（
   １４０）へと逆方向に伝導されるようになっており；更
   に、 前記ソース領域（１４０および１４２）にそれぞれ接続
   されている１対の主ｉ’ｊ［ｉｔ（１５０および１５２
   ）と；そして 前記ノッチ（１１１３）内にあって、前記大体において
   垂直のチャネル領域（１４４および１４６）に隣接した
   部分を含み、畦流が前記主電極（１５０および１５２）
   間でいづれかの方向に流れるように、所定のゲート電位
   に応答して前記チャネル領域（１４４および１４６）を
   前記１つの導電型へと反転させるべく所定の極性のキャ
   リャを引きつけるための絶縁されたゲート電極手段（１
   ３２）とから成ることを特徴とする横型双方向性ノッチ
   ＦＥＴ． １６）前記サブストレー｝（１０４）は、そこに形成さ
   れている第１の頂部層（１１０）を持ち、次いで、前記
   第１の頂部層（１１０）に第２の頂部層（１１２）を形
   成し、次いで前記第２の頂部層（１１２）および前記第
   １の頂部層（１１０）を通してその下部における前記ザ
   プストレート（１０４）の前記ドリフト領域部分（１４
   ８）へと前記ノッチ（１１８）を形成し、前記ノッチ（
   １１８）は前記第１の頂部層（１１ｏ）をその対向側部
   上で前記第１および第２のチャネル領域（１４４および
   １４６）へと分割し、前記ノッチ（１１Ｂ）は前記第２
   の頂部層（１１２）をその対向側部上で前肥第１および
   第２のソース領域（１４０および１４２）へと分割する
   ことを特徴とする特許請求の範囲第１５項に記載の横型
   双方向性ノッチＦＥＴ０１７）前記第１の頂部層（１１
   ０）に形成されている複数の横方向に隔置された第２の
   前記頂部層（１１２，１１４，１１６）と、セして前記
   頂部主表面（１０６）から、前記第２の頂部層（１１２
   ，１１４，１１６）のそれぞれのものを通し、その後、
   的記第１の頂部層（１１０）を通してその下部にある前
   記サブストレー｝（１０４）の前記ドリフト領域（１４
   ８）へと下方に延在する複数のノッチ（１１８，１２０
   ，１２２）とを更に含み、以って複数の前記ＦＥＴを持
   つ集積構造を与えることを特徴とする特許請求の範囲第
   １６項に記載の横型双方向性ノッチＦＥＴ．１８）前期
   ノッヂ（２７Ｂ，２６８，２７６，第２１図）は、前紀
   ゲート電極手段（２３８）の下部で夾質的距離だけ前記
   ドリフト領域（２５８）へと下方に延在していて、前記
   ドリフ）・領域（２５８）から前記ノッヂ（２６８）の
   峠部一＼と向う前６１シゲート電極手段（２３８）に、
   しるギャリー）′の吸引を実質的に減少させ、前記ＰＥ
   Ｔのオフ状態に忰いて導電チャネルの望ましくない銹導
   を防止し、そして高いオフ状態電圧阻止性を与えること
   を特徴とする特許請求の範囲第１７項に記載の横型双方
   向性ノソチＰＥＴ， １９）前記ノッヂ（２６８）は前記チャネル領域（２５
   ４および２６２）の下部で実質的深さまで前記ドリフト
   領域（２５Ｂ）−＼と下方に延在し、そし，て前記ゲー
   ｝１１Ｅ極手段（２３８）は前記チャネル領域（２５４
   および２６２）の深さとほほ同程度まで下方に延在する
   ことを特徴とする特ｔ′Ｆ請求の範囲第１８項に記載の
   横型双方向性ノノチＦＥ’Ｉ”０ ２０）前紀ゲート′Ｆ！Ｌ極手段（２５８）の下部にお
   ける前記ノッチ（２６Ｂ）の部分（２２Ｂ）は実質的絶
   縁状態にまで陽極酸化された単結晶多孔性シリコンを含
   んでいることを特徴とする特ｒｆ請求の範囲第１９項に
   記載の横型双方向性ノッチＦＥＴ０ ２１）前記ゲート電極手段（２３Ｂ）はチタン・二珪化
   物から成っているととを特徴とする特許晴求の範囲第２
   ０項に記載の横型双方向性ノッチＦＥＴ０ ２２）前記ゲート電極手段（２３Ｂ）はタンタル・二珪
   化物力）ら成っていることを特徴とする特許請求の範囲
   第２０項に記載の横型双方向性ノッグーＦＩ”：Ｔ０ ２３）前記絶棟されたゲート手段（２３８）はタングス
   テン・二珪化物から成っていることを特徴とする特許請
   求の範囲第２０項に記載の横型双方向性ノッチＦＥＴ０ ２４）前記ノッチ（１１８，１２０，１２２）は異方状
   に腐食されてそして酸化されることを特徴とする特￥ｒ
   請求の範囲第１７項に紀載の購型双方向性ノッチＦＥＴ
   ｏ ２５）前記主尻４べ（１５０ｋよび１５２）超−ク流負
   荷ライン（１６０，ＩＳ２）に接続可能であり；前配ゲ
   ート電極手段（１５２）はゲート↑Ｅ位源手段（１６６
   ）に接続可能であり； 前記ゲート眠極千段（１６６）は、前記交流ラインの＠
   １０半ザイクル中、前紀主電極ｒ１５０）の１つに関し
   て正にあり、そし，て前紀交流ラインのｔ１λ２の半ザ
   イクル中、前記主電極（１５２）の仙１のものに関１，
   て正にあり；前言シ交流ラインの第１の半サイクル中、
   電流は、前記他の主正ｊ％（１５２）から、他のソース
   領域（１４２）、前記他のチャネル領域（１４６），Ａ
   ｆ紀ノッチ（１１１３）の底部周囲での前記サブストレ
   ート●ドリフＬｌｔＱ域（１４８），前記１つのグーヤ
   ネル領域（１４４）および前記１つのソース領域（１４
   ０）を通して前記１つの主電ｉ（１’５０）へと流れ；
   そして前記交流ラインの第２の半ザイクル中、電流は、
   前記１つの主電極（１５０）から、前記ソース領域（１
   ４０）、前記１つのチャネル領域（１４４）、前記ノッ
   チ（１１８）の底部周囲での前記サブストレート●ドリ
   フト領域（１４Ｂ）、前記他のチャネル領域（１４６）
   および前記他のソース領域（１４２）を通して前記他の
   主嘔極（１５２）へと流れることを特徴とする４″！杵
   請求の＠囲第１６項に記載の横型双方向性ノッチＦＥＴ
   ｏ ２６）萌記１ｉ”ＥＴ（１ｏ２）ｌｄ１前記所定のゲー
   ト覗Ｍが力い場合、前記サブストレート・ドリフト領城
   （１４８）と前記１つのチャネル領域（１４４）との間
   での接合部（１５８）が前記１つの主電極（１５０）Ｋ
   向う電流の流れを阻止し、そして前記サブストレート・
   ドリフト領域（１４８）と前記他のチャネル領域（１４
   ６）との間での接合部（１５４）が前記他の主電極（１
   ５２）に向う電流の流れを阻止する態様でのオフ状態を
   持つことを１％徴とする特許請求の範囲第２５項に記載
   の横型双方向性ノ，ノチＦＥＴｏ ２７）前記ゲート電極手段（１３２）は、前記オフ状態
   において、前記主電極（１５０）の１つに合せることが
   可能であり、そして前記ノッチ（１１Ｂ）は前記ザプス
   トレート参Ｆリフト領域電流路の長さを増大させ、それ
   により前記頂７ｉＢ主表面（１０６）に沿っだイ黄方向
   寸法を増犬さ辻るととなく、前記オフ状胛での２″５い
   電圧阻止性を与えることを特徴とする特ｄ′Ｆ請求の範
   囲第２６項に記載の懺型双方向性ノッヂ＋Ｉ’ＥＴ０ ２８）前記交流ラインの前記第１の半ザイクル中、１Ｉ
   流は、前紀曲の主電極（１５２）から、前記第１の頂部
   層（１１０）と前配サブストレート・ドリフト領賊（１
   ４８）との間で順方向にバイアスされた接分部（１５４
   ）を横切ってその下部で瞬間的に流れ、その後、前記１
   つのチＡネル領哉（１４４）を通して前記１つ（・−）
   ソースｉ１１域（１４ｎ）本・よび前記１つの主電４べ
   （１ｓｎ）−＼と流れ、前記ゲート准極手段（１！５２
   ）に関連して前記順方向に・くイアスされた接合部（ｉ
   ５４）を横切る前記サブストレート（１０４）での降下
   電位は前記ゲート電極手段（１３２）が所定の極性のキ
   ャリャを前記他のチャネル領域（１４６）へと引きつけ
   させて核領域（１４／＋）を前記１つの導電型に反転さ
   せ、その結果、前記第１の半サイクル中における主電流
   路は、前記他の主電極（１５２）から、前記他のソース
   領域（１４２）、前記他のチャネル領域（１４４），前
   記ノツチ（１１Ｂ）の底部周囲における前記ザブストレ
   ート●ドリフ｝領域（１４８）ｓ前記１つのチャネル領
   域（１４４）および前記１つのソース領域（１４０）を
   通して前記１つの主電極（１５０）へと通じておシ；そ
   して 前記交流ラインの第２の半サイクル中、電流は、前記１
   つの主電極（１５０）から、前記第１の頂部層（１１０
   ）と前記サブストレート・ドリフト領域（１４８）との
   間で順方向にバイアスされた接合部（１５Ｂ）を横切っ
   てその下部を瞬間的に流れそれから、前配ヂャネル領域
   （１４６）を通して前記他のソース領域（１４２）およ
   び前記他の主電極（１５２）へと流れ、前記ゲート電極
   手段（１３２）に関連した前記最後に述べ九埴方向にバ
   イアスされた接合部（１５Ｂ）を横切った前記サブスト
   レート（１０４）における降下“電位は、前記ゲート電
   極手段（１３２）が所定の極性のキャリャを前記１つの
   ヂャネル領域（１４４）へと引衛つけさせて該チャネル
   領域（１４４）を前記１つの導電型に反転さ１・ぞ０結
   果Ｘ前ＭＯ第″半サイクル中におけるその主電流路は、
   前記１つの主゛１１ｌ極（１５０）から、前記１つのソ
   ース領域（１４０），繭記１つのチャネル領域（１４４
   ）、繭記ノッチ（１１８）の底部周囲における前記サブ
   ストレート・ドリフト領域（１４Ｂ）、前記他のチャネ
   ル領域（１４６）および前記他のソース領域（１４２）
   を通して前記他の主電極（１５２）へと通じることを特
   徴とする特詐錆求の範囲第２７項に記載の横型双方向性
   ノッチＦＥＴｏ ２９）横型電力ＦＥＴ（１０２）において：ラテラルｎ
   エピタキシャル層（１０４）ｔ−ｔむ半導体材料のサブ
   ストレート（１０４）と二繭記ラテラルｎエビタキシャ
   ル層（１０４）上におけるｐ型層（１１０）と： 前記ｐ型層（１１０）に埋め込まれているｎ型領域（１
   １２）と； 前記ｎ型領域（１１２）および前記ｐ型層（１１０）を
   通して前記ｎエビタキシャル層（１０４）へと下方に延
   在しているノツチ（１１８）と； 前記ノッチ（１１Ｂ）の反対側で前記ｐ型層（１’１０
   ）における大体において垂直な領域（１４４および１４
   ６）に近接し且つそこから絶縁された部分を含んで前記
   ノッチ（１１８）内に設けられていて、そしてゲート電
   位を印加して制＃町能な電界を前記最後に述ぺ九垂直領
   域（１４４および１４６）に作り出すように適合された
   絶縁ゲート手段（１３２）と；そして各々が前記ノッチ
   （１１！’ｌ）の対向側部上における前配埋め込まれた
   ｎ型領域（１４０および１４２）のそれぞれのものと導
   電的に連通していて、負の′『４圧が前記主電極の他の
   ものにおける電圧に関連して前記主電極の１つに印加さ
   れるときには電子流源として作用し、そして正の゛１ｕ
   圧が＠配他の主電極上における電圧に関連し゜Ｃ前記１
   つの主電極に印加されるときにはアノードとして作用す
   る１対の主電極（１５０および１５２）とから成り；以
   って、前記主電極（１５０および１５２）に対するいづ
   れかの極性の電圧の印加に際して前記ノッチ（１１８）
   の対向側部における前記埋込みのｎ型領域（１４０およ
   び１４２）間でのいづれかの方向におれる電流の流れは
   、前記ゲート手段（１３２）上における前記電位を制御
   する仁とによって制御されることを特徴とする横型双方
   向性ノッチＦＥＴ，： ３０）前記サブストレート（１０４）を通しての導電路
   は、その横方向寸法を増大させることなしに萌記ＦＥＴ
   （１０２）の前記ｎエビタキシャル層（１０４）を通し
   てのそのドリフト領域路長を増大させて、それによって
   一層小さなラテラル領域において高い電圧阻止性を与え
   るように、前記ノッチ（１１８）の対向側部に沿い且つ
   その底部周囲で大体において垂直に延在していることを
   特徴とする特許請求の範囲第２９項に記載の横型双方向
   性ノッチＦＥＴ０ ３１）前記ノッチ（２６８，第２１図）は前記ゲート手
   段（２５８）の下部で実質的な距離だけ前記！】エビタ
   キシャル層（２０２）へと下方に延在していて、前記ｎ
   エビタキシャル層（２０２）から前記ノッチ（・２６８
   ）の縁部に向う前記ゲート手段（２３８）によるホール
   の吸引を実質的に減少させ、前記ＦＥＴのオフ状態にお
   ける前記ノッチ（２６８）の対向側部における前記ｐ層
   （２０４および２８０）間での導電ｐチャネルの望まし
   くない誘導を防止し、そして増大されたオフ状態電圧阻
   止性を与えることを特徴とする特許請求の範囲第３０項
   に記載の横型双方向性ノッチＦＥＴ０ ３２）前舛己ノッチ（２６Ｂ）は前ｄ己ノップー（２６
   Ｂ）の対向側部上での前記ｐ型層（２０４および２８０
   ）の深さと実質的に同じ閉さまで前記ｎエビタ千シャル
   Ｊｖ！（２０２）へと下方に延在し、そし又前記ゲート
   手段（２３８）は前記ｐ層（２０４および２８０）と前
   記エビタキシャル層（２０２）との間での千の接合部（
   ２６０および２６４）の深さとほほ同じ深さまで前記ノ
   ッチ（２６Ｂ）へと下方に延在していることを特徴とず
   る特＃！ｆ請求の範囲第３１項に記載の栴型双方向性ノ
   ッチＩ”ＥＴ， ５３）前記ゲート手段（２３８）の下部における前記ノ
   ッチ（２６Ｂ）のＨｂ分（２２Ｂ）は実質的絶縁状態に
   まで陽極酸化された単結晶多孔性シリコンから成ってい
   ることを特徴とする特許請求の範囲第３２項に記載の横
   型双方向性ノッチＩＩ″Ｅ１’。 ３４）半導体本体（１０４）上における横型双方向性Ｆ
   ＥＴ（１０２）において： 第１のソース領域（１４ロ）と； 共通のドレイン領域（１４Ｂ）と； 前記第１のソース領域（１４０）と前記共通のドレイン
   領域（１４８）との間で大体において垂直に延在してい
   る第１のチャネル領域（１４４）と； 第２のソース領域（１４２）と； 繭記第２のソース領域（１４２）と前記共通のドレイン
   領域（１４８）との間で大体において垂直に延在してい
   る第２のチャネル領域（１４６）とから成り； 前記第１のチャネル領域（１４４）と前記共通のドレイ
   ン領域（１４８）とは、その間に接合部（１５８）を規
   定するべく連続し；前記第２のチャネル領域（１４６）
   と前記共通のドレイン領域（１４８）とは、その間に接
   合部（１５４）を規定するべく連続しておシ；更に、 ｍｓ記第１および第２のチャネル領域（１４４および１
   ４６）と干して前■ｆ２第１および第２の接合部（１５
   ８および１５４）との間に延在し且つそれらを分離し、
   そしてそのドリフト領域路を前記チャネル領域（１４４
   および１４６）間でのその周囲に向けさせるべく前記ド
   レイン領域（１４８）へと延在しているノッチ（１［８
   ）と；そして 前記ノッチ（１１８）内にあって、前記第１および第２
   のチャネル領Ｊ，Ｑ（１４４および１４６）に隣接し目
   ．つそれらから絶縁されている部分を少なくとも含み、
   前記チャネル頑Ｍ（１４４および１４６）に電界を制御
   的に発生するだめの絶縁ゲートル極千段ｒ１３２）と７
   ５λら成り；けって、前記￥Ｊ２のソース領域（１４２
   ）に関して負にある電圧が前記第１のソース領域（１４
   ０）に印加される場合、前記第１のソース領域（１４０
   ）から前記第２のソース領域（１４２）への電子流は前
   記ゲート電極手段（［２）へと印加される電圧を制御す
   ることにより制御され、そ］一で 前記第１のソース領域（１４０）に関して負にある電圧
   が前記第２のソース領域（１４２）に印加される場合、
   前記第２のソース領域（１４２）から前記第１のソース
   領域（１４Ｇ）へのｍ子流は前記ゲート電極手段（１３
   ２）に印加される電圧を制御することにより制御さわ； 前記ＦＥＴ（１０２）はｓＩ’Ｊｊｌ記屈圧が前記ゲー
   ト電極手段（１３２）上にない場合、オ７状態におかれ
   、前記ノッチ（１１８）は増大されたドリフト領域路を
   与えて、前記オフ状態によ、・ける前記ＦＥＴ（１０２
   ）の電圧阻止性を増大させることを特徴とする横型双方
   向性ノッチＦＥ’Ｉ’０ ３５）１つの方向における電子の流れ路は、第１のソー
   ス領域（１４０）から、前記ノッチ（１１８）の片側に
   沿い前記第１のチーＹネル領域（１４４）を通して下方
   に、それから前記ノッチ（１１Ｂ）の前記片側に沿った
   前記ドレイン領域（１４８）へと下方に、ｉ１１記ノッ
   チ（１１８）の底部をまわり、前記ノッチ（１１８）の
   他の側に沿い前記ドレイン領城（１４Ｂ）を通して上方
   に、それから前記ノッチ（１１８）の繭記他の側に沿ウ
   た前記１第２のチャネル領域（１４６）を通して上方に
   、前記第２のソース領域（１４２）へと通じ、そしてそ
   の逆方向における電子の流れはその同じ通路に従うこと
   を特徴とする特１’ｆ請求の範囲第３４項に記載の横型
   双方向性ノッチＦＥＴ， ３６）前記第１および第２のソース領域（１４０および
   １４２）は、その間での前記ノッチ（１１８）によシ前
   記半導体本体（１０４）の頂部主表面（１０６）に沿っ
   て横方向に隔置され、そして前記第１および第２のチャ
   ネル領域（１４４および１４６）はその間での前記ノッ
   チ（１１８）により横方向に隔置されていることを特徴
   とする特許請求の範囲第３５項に記戟の横型双方向性ノ
   ッチＦＥＴ０ ３７）前記ノッチ（２６Ｂ，第２１図）は、前記ゲート
   覗極手段（２５Ｂ）の下部で実質的距離だけ前記共通の
   ドレイン領域の前記ドリフト領域（２５８）へと下方に
   延在していて、前記ドリフト領域（２５８）から前記ノ
   ツチ（２ｉ）の縁部に向う前記ゲート電極手段（２！５
   ８）によるキャリャの吸引を実質的に減少させ、前記オ
   フ状態における導電チャネルの望ましくない誘導を防止
   し、紡記ＦＥＴの増大されたオフ状態電圧阻止性を与え
   ることを特徴とする特許請求の範囲第３６項に記載の横
   型双方向性ノッチＦＥＴ， ５８）前記ノッチ（２６８）は前記チャネル領域（２５
   ４および２６２）の下部で実質的ｉオで前記ドリフト領
   域（２５８）へと下方に延在しそして前記ゲート電極手
   段（２５Ｂ）は、前記チャネル領域（２５４および２６
   ２）と前記ドリフト領域（２５Ｂ）との間における接合
   部（２６０および２６４）の深さとほぼ同じ深さまで下
   方に延在していることを特徴とする特杵請求の範囲第３
   ７項に記載の横型双方向性ノッチＦＥＴ０ ３９）前記ゲート電極手段（２５Ｂ）の下部における前
   記ノッチ（２６８）の部分（２２８）は実質的絶縁状態
   にまで陽極酸化された嚇結晶多孔性シリコンから成って
   いることを特徴とする特許請求の範囲第３８項に記載の
   横型双方向性ノッチＦＥＴ０ ４０）双方向性でラテラル状に集積された選カスイッチ
   ング央合ＦＥＴ構造（１０２）において二頂部主表面（
   １０６）を持ち、そして前記頂部主表面（１０６）の下
   部で予め決められた深さに１つの導電型からなるラテラ
   ル●サプストレート層（１０４）を含んでいる半導体本
   体（１０４）と； 前記サブストレート層（１０４）上におって、反対の導
   電型からなる頂部層（１１０）と；Ｍ記１つの導電型か
   らなシ、前記頂部層（１１０）に形成されそして前記頂
   部主表面（１０６）に沿って横方向に隔置されている複
   数の頂部領域（１１２，１１４，１１６）と；各々が、
   前記頂部主表面（１０６）から、前記主領域（１１２，
   １１４，１１６）のそれぞれおよび前記頂部層（１１０
   ）を通して前記サブストレート層（１０４）へと下方に
   延在１−でいる複数のノッチ（１１８，１２０，１２２
   ）とを有し、各ノッチ（１１Ｂのような）は、そのそれ
   ぞれの前配頂部領域（１１２）を、前記ノッチ（１１８
   ）によって前Ｍｅ頂部主表面（１０６）に沿って横方向
   に隔置きれた右および左ソース領域（１４０および１４
   ２）へと分離し、各ノッチ（１１８のような）は更に、
   そのそれぞれの前記頂部領域（１２）の下部における前
   記頂部層（１１ｏ）の部分を、前記右および左のソース
   領域（１４０および１４２）の下部における右および左
   チャネル領域（１４４および１４６）へと分離しそして
   同様にしてその間に延在するそのそれぞれの前記ノッチ
   （１１８）によって横方向に隔置されており、各ノッチ
   （１１８のような）は更に前記サブストレート層（１０
   ４）を通してドリフト領域路（１４８）を与え、該通路
   （ｆ４Ｂ）は、横方向寸法を増大することな１〜に実質
   的に増大さテ１，だドリフト領ｊ！ｌｌ路長全．匈える
   ために、前記ノッチ（１１Ｂ）の側部に泊い目一つその
   底部周囲を垂直に延在しておハ；更に、 前記左のソース領域にそれぞれ接続されている複数の第
   １の主電極（１５０，１５１）と；繭記右のソース領域
   にそれぞれ接続されている複数の第２の主電極（１５２
   ，１５３）と；前記ノッチ（１１８，１２０，１２２）
   にあって、前記右および左チャネル領域に近接した部分
   を含み、Ｎ流が前記第１の主電極（１５０，１５１）と
   前記第２の主電極（１５２，１５３）との間でいづれか
   の方向において流れるように、椙定のゲート電位に応答
   して前記チャネル領域を前記１つの導電型に反転させる
   べく所定の什性のキャリャを引きつけ為ための絶縁さｉ
   ７たゲート市極手段（１３２，１３４，１３６）とから
   成り、各ＦＥＴに対する導電路は、前記左のソース領域
   から、前記ノッチの左側に沿った大体において垂直の左
   の紡記チャネル領域全通して下方に、それから更に前記
   ノッチの前記左側に沿って前記ドリフト領域へと下方に
   、前記ザプストレート層における前記ドリフト領域での
   前記ノッチの底部をまわり、それから前記ノッチの右側
   訃よび前記ドリフト領域に沿って上方に、その後、大体
   において垂直の前記右チャネル領域に沿って上方に萌記
   右のソース領域へと通じ、その同じ通路は、各前記ＦＥ
   Ｔに対して、前記右のソース領域から前記左のソース領
   域へと逆方向における導電路を形成することを特徴とす
   る横型双方向性ノッチＦＥＴ０ ４１）前記ノッチ（２６Ｂ，第２１図）は前記チャネル
   領域（２５４および２６２）の下部で実質的深さにまで
   前記ドリフト領域（２５Ｂ）へと下方に延在し、前記ゲ
   ート電極手段（２３Ｂ）は前記チャネル領域（２５４お
   よび２６２）と前記ドリフト領域（２５８）との間にお
   ける接合部（２６０および２６４）の深さとほぼ同じ深
   さまで下方に延在し、前記ゲート電極手段（２３８）の
   下部に訃ける＠Ｆノッチ（１８）の部分（２２８）は実
   宵的給横状翅にまで同極酸化された単結晶多孔性シリコ
   ンからなっていで、前記ドリフト領域（２５８）から前
   紀ノッチ（２６８）の縁邪に向う前記ゲー１・電極手段
   （２３Ｂ）によるギャリ・ヤの引きつりを丈質的に減少
   させ、前記ＦＥＴのオフ状ｈ′貝における導電チャネル
   の望濾しくない言両導を防止して、オフ状聾電圧阻止性
   を増大させることを特徴とする特！Ｗ−請求の範囲第４
   ０項に記載の横型双方向性ノノチＦＥ１’０ ４２）前紀第１および第２の七岨，極間におけるそのド
   リフト領域Ｉｙ流路は、それぞれの前記ソース領域から
   、それぞれの前記チャネル領域を通して下方にそしてそ
   れぞれの前記ノッチの底部を下方に且つその周囲に延在
   しで、前記頂部主表面に沿った横方向寸法を増大させる
   ことなしに、そのドリクト領域電流路長を増大させて高
   いオフ状態電圧阻止性を与え、以って高密度で高電圧の
   双方向性ＰＥＴ構造を寿えることを特徴とする％＃’ｌ
   −請求の範囲第４１項に記載の横型双方向性ノッチＦＥ
   Ｔ，