JPH01117411A - シーケンス制御器 - Google Patents
シーケンス制御器Info
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- JPH01117411A JPH01117411A JP63114528A JP11452888A JPH01117411A JP H01117411 A JPH01117411 A JP H01117411A JP 63114528 A JP63114528 A JP 63114528A JP 11452888 A JP11452888 A JP 11452888A JP H01117411 A JPH01117411 A JP H01117411A
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- 230000000630 rising effect Effects 0.000 claims description 11
- 230000000737 periodic effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 11
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 7
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 7
- 230000003213 activating effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000415 inactivating effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1502—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs programmable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15066—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using bistable devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、シーケンス制御器、特に各々の周波数、相対
位相関係、デユティ・サイクル及び動作期間がプログラ
ム可能に決定された１組の周期的制御信号を発生するシ
ーケンス制御器に関する。
位相関係、デユティ・サイクル及び動作期間がプログラ
ム可能に決定された１組の周期的制御信号を発生するシ
ーケンス制御器に関する。
［従来の技術］
多くの電子回路は、高周波クロック信号の複雑なパター
ンにより制御されている。このクロック信号は、周波数
、位相関係、デユティ・サイクル及び動作周期を正確に
制御したものでなければならないが、かかるクロック信
号を発生するのに必要な回路は、一般的に複雑、且つ高
価である。ディスクリート・ロジックを用いたシーケン
ス制御器は、高周波クロック信号を発生できるが、発生
するクロック信号パターンを変化させるために、この制
御器を簡単に変更することは一般にできない。
ンにより制御されている。このクロック信号は、周波数
、位相関係、デユティ・サイクル及び動作周期を正確に
制御したものでなければならないが、かかるクロック信
号を発生するのに必要な回路は、一般的に複雑、且つ高
価である。ディスクリート・ロジックを用いたシーケン
ス制御器は、高周波クロック信号を発生できるが、発生
するクロック信号パターンを変化させるために、この制
御器を簡単に変更することは一般にできない。
従来は、高速ランダム・アクセス・メモリ（ＲＡＭ）で
構成されたプログラマブル・シーケンス制御器を用いた
。例えば、８ビツト・データ・ワードを記憶したＲＡＭ
を、読出しモードにおいて順次アドレス指定すると、各
出力ビットが独立したクロック信号を形成する。このク
ロック信号は、ＲＡＭに記憶された対応ビットのパター
ンに応じて発振する。よって、発生した８個のクロック
信号の各々の周波数、位相関係及びデユティ・サイクル
は、異なっている。
構成されたプログラマブル・シーケンス制御器を用いた
。例えば、８ビツト・データ・ワードを記憶したＲＡＭ
を、読出しモードにおいて順次アドレス指定すると、各
出力ビットが独立したクロック信号を形成する。このク
ロック信号は、ＲＡＭに記憶された対応ビットのパター
ンに応じて発振する。よって、発生した８個のクロック
信号の各々の周波数、位相関係及びデユティ・サイクル
は、異なっている。
［発明が解決しようとする課題］
しかし、高速ＲＡＭを用いたシーケンス制御器は、高価
であり、プログラマブルが難しい。また、周期、位相関
係、デユティ・サイクル及び動作期間が異なる非常に多
くのクロック信号を必要とするとき、しばしば実用的で
はな（なる。
であり、プログラマブルが難しい。また、周期、位相関
係、デユティ・サイクル及び動作期間が異なる非常に多
くのクロック信号を必要とするとき、しばしば実用的で
はな（なる。
したがって本発明の目的は、周波数、位相関係、デユテ
ィ・サイクル及び動作期間が調整可能な複数のクロック
信号を発生するシーケンス制御器の提供にある。
ィ・サイクル及び動作期間が調整可能な複数のクロック
信号を発生するシーケンス制御器の提供にある。
［課題を解決するための手段及び作用コ本発明によれば
、プログラマブル多相シーケンス制御器は、システム・
クロック発生器、１組の。
、プログラマブル多相シーケンス制御器は、システム・
クロック発生器、１組の。
「タイム・スライス」モジュール（タイム、スライス信
号発生手段）、及び１組の「位相発生器」モジュールを
具えている。システム・クロック発生器は、システム・
クロック信号を発生し、入力信号として各タイム・スラ
イス・モジュールに供給すると共に、ステート・クロッ
ク入力信号としてステート・マシンに供給する。各タイ
ム・スライス・モジュールは、出力がイネーブルされる
と、ｎ個が１組の「タイム・スライス」信号を発生し、
各々Ｐ秒毎に１回出力する。なお、Ｐ ＝ ｎ ｍ ｐ
であり、ｎ及びｍは、各タイム・スライス・モジュール
毎に独立に調整可能な値の整数であり、ｐは、入力シス
テム・クロック信号の周期である。タイム・スライス・
モジュールの各動作周期の間、特定のタイム・スライス
・モジニールが発生したｎ個のタイム・スライス信号が
、等しい時間間隔で順次出力する。
号発生手段）、及び１組の「位相発生器」モジュールを
具えている。システム・クロック発生器は、システム・
クロック信号を発生し、入力信号として各タイム・スラ
イス・モジュールに供給すると共に、ステート・クロッ
ク入力信号としてステート・マシンに供給する。各タイ
ム・スライス・モジュールは、出力がイネーブルされる
と、ｎ個が１組の「タイム・スライス」信号を発生し、
各々Ｐ秒毎に１回出力する。なお、Ｐ ＝ ｎ ｍ ｐ
であり、ｎ及びｍは、各タイム・スライス・モジュール
毎に独立に調整可能な値の整数であり、ｐは、入力シス
テム・クロック信号の周期である。タイム・スライス・
モジュールの各動作周期の間、特定のタイム・スライス
・モジニールが発生したｎ個のタイム・スライス信号が
、等しい時間間隔で順次出力する。
各位相発生器は、その入力端に、関連した１個のタイム
・スライス・モジュールが発生したｎ個のタイム・スラ
イス信号を受け、各位相発生器は、それに応じて独立し
た出力クロック信号（ＣＬＫ）を発生する。位相発生器
内において、選択手段が選択した１対の入力タイム・ス
ライス信号により、パルス発生手段が立ち上がり縁及び
立ち下がり縁のタイミングの制御されたＣＬＫ信号を発
生する。
・スライス・モジュールが発生したｎ個のタイム・スラ
イス信号を受け、各位相発生器は、それに応じて独立し
た出力クロック信号（ＣＬＫ）を発生する。位相発生器
内において、選択手段が選択した１対の入力タイム・ス
ライス信号により、パルス発生手段が立ち上がり縁及び
立ち下がり縁のタイミングの制御されたＣＬＫ信号を発
生する。
また、パルスの立ち上がり縁及び立ち下がり縁のタイミ
ングを制御するタイム・スライス信号を適当に選択する
ことにより、各ＣＬＫ信号の位相及びデユティ・サイク
ルを独立に調整できる。位相発生器が発生したＣＬＫ信
号の周期は、その入力タイム・スライス信号の周期Ｐと
同じであるので、位相発生器の入力タイム・スライス信
号を発生するタイム・スライス・モジュールのｎ及びｍ
の積を調整することによりＣＬＫ信号の周期を調整でき
る。ｎの値は、各周期期間中、モジュールが発生するタ
イム・スライス信号の数を決定し、次に、これが分解能
を決定する。この分解能により、各位相発生器の発生す
るＣＬＫ信号の相対位相及びデユティ・サイクルを調整
できる。
ングを制御するタイム・スライス信号を適当に選択する
ことにより、各ＣＬＫ信号の位相及びデユティ・サイク
ルを独立に調整できる。位相発生器が発生したＣＬＫ信
号の周期は、その入力タイム・スライス信号の周期Ｐと
同じであるので、位相発生器の入力タイム・スライス信
号を発生するタイム・スライス・モジュールのｎ及びｍ
の積を調整することによりＣＬＫ信号の周期を調整でき
る。ｎの値は、各周期期間中、モジュールが発生するタ
イム・スライス信号の数を決定し、次に、これが分解能
を決定する。この分解能により、各位相発生器の発生す
るＣＬＫ信号の相対位相及びデユティ・サイクルを調整
できる。
また、本発明によれば、イネーブル信号によりタイム・
スライス・モジュールが出力イネーブルされたときのみ
、各タイム・スライス・モジュールがタイム・スライス
信号を発生する。また、タイム・スライス・モジニール
が出力イネーブルされないとき、その出力タイム・スラ
イス信号に応答する１個又は複数の位相発生器は、出力
ＣＬＫ信号の発生を停止する。よって、位相発生器がＣ
ＬＫ信号を発生する期間は、関連したタイム・スライス
・モジュールへのイネーブル信号入力の状態により決ま
る。
スライス・モジュールが出力イネーブルされたときのみ
、各タイム・スライス・モジュールがタイム・スライス
信号を発生する。また、タイム・スライス・モジニール
が出力イネーブルされないとき、その出力タイム・スラ
イス信号に応答する１個又は複数の位相発生器は、出力
ＣＬＫ信号の発生を停止する。よって、位相発生器がＣ
ＬＫ信号を発生する期間は、関連したタイム・スライス
・モジュールへのイネーブル信号入力の状態により決ま
る。
さらに本発明によれば、各タイム・スライス・モジュー
ルが発生したタイム・スライス信号の選択した１つを、
サイクル終了（エンド・オブ・サイクル：ＥＯＣ）信号
として、ステート・マシンに転送して、タイム・スライ
ス信号の各々が順次１回出力する間、タイム・スライス
・モジュールが動作サイクルを完了した時を常に指示す
る。ステート・マシンは、各タイム・スライス・モジュ
ールをイネーブルする出力イネーブル信号を発生する。
ルが発生したタイム・スライス信号の選択した１つを、
サイクル終了（エンド・オブ・サイクル：ＥＯＣ）信号
として、ステート・マシンに転送して、タイム・スライ
ス信号の各々が順次１回出力する間、タイム・スライス
・モジュールが動作サイクルを完了した時を常に指示す
る。ステート・マシンは、各タイム・スライス・モジュ
ールをイネーブルする出力イネーブル信号を発生する。
また、本発明の好適な実施例においては、タイム・スラ
イス・モジュールから受けたＥＯＣ信号の所定パターン
に応じて、タイム・スライス・モジュールの各々を独立
に出力イネーブル／ディスイネーブルするように、ステ
ート・マシンをプログラムできる。
イス・モジュールから受けたＥＯＣ信号の所定パターン
に応じて、タイム・スライス・モジュールの各々を独立
に出力イネーブル／ディスイネーブルするように、ステ
ート・マシンをプログラムできる。
本発明のプログラマブル・シーケンス制御器は、複数の
クロック信号により駆動される装置を制御するのに特に
好適であり、種々のＣＬＫ信号の周波数、相対位相、デ
ユティ・サイクル及び動作期間は、異なり、調整ができ
る。
クロック信号により駆動される装置を制御するのに特に
好適であり、種々のＣＬＫ信号の周波数、相対位相、デ
ユティ・サイクル及び動作期間は、異なり、調整ができ
る。
［実施例］
第１図は、本発明によるプログラマブル・シーケンス制
御器１０のブロック図を示す。この制御器１０は、シス
テム・クロック信号発生器１２を具えている。このクロ
ック信号発生器１２は、周期がｐ秒のシステム・クロッ
ク信号を発生し、このクロック信号を入力として複数の
「タイム・スライス（ＴＳ）Ｊモジュール（タイム・ス
ライス信号発生手段）１４に供給する。各タイム・スラ
イス・モジュール１４は、出力イネーブルされると、ｎ
個が１組の周期的タイム・スライス・クロック信号ＴＳ
Ｉ〜ＴＳｎを発生する。これらタイム・スライス・クロ
ック信号の周期Ｐは等しく、Ｐ＝ｎｍｐとなる。ここで
、ｎ及びｍは、夫々供給された入力データＣ１及びＣ２
に応じて選択された整数である。ＴＳクロックの個々の
周期は同じであるが、任意の２つのタイム・スライス・
クロック信号間の位相差がＰ ／ ｎの整数倍になるよ
うに、これらクロック信号は異なる量で位相シフトされ
ている。例えば、第２図のタイミング図に示すように、
特定のタイム・スライス・モジュールにとって、ｎが４
ならば、４つのタイム・スライス・クロック信号ＴＳＩ
〜ＴＳ４を発生する。第２図の例では、ｍを２に設定し
たので、各タイム・スライス・クロック信号の周期Ｐ
＝ ｎ ｍ ｐは、システム・クロック信号の周期ｐの
８倍である。各タイム・スライス・クロック信号のデユ
ティ・ファクタ（デユティ・サイクル）は、１／ｎ＝１
／４である。また、任意の時点において、１つのＴＳク
ロック信号のみが「低」 （能動状態）となるように、
４つのタイム・スライス・クロック信号ＴＳ１〜ＴＳ４
の位相を互いにシフトしてアル。よって、４つのタイム
・スライス・クロック信号が周期Ｐを４つのタイム・ス
ライスに分割（スライス）しており、１つのタイム・ス
ライスが４つのＴＳクロック信号の各々の出力状態に対
応する。
御器１０のブロック図を示す。この制御器１０は、シス
テム・クロック信号発生器１２を具えている。このクロ
ック信号発生器１２は、周期がｐ秒のシステム・クロッ
ク信号を発生し、このクロック信号を入力として複数の
「タイム・スライス（ＴＳ）Ｊモジュール（タイム・ス
ライス信号発生手段）１４に供給する。各タイム・スラ
イス・モジュール１４は、出力イネーブルされると、ｎ
個が１組の周期的タイム・スライス・クロック信号ＴＳ
Ｉ〜ＴＳｎを発生する。これらタイム・スライス・クロ
ック信号の周期Ｐは等しく、Ｐ＝ｎｍｐとなる。ここで
、ｎ及びｍは、夫々供給された入力データＣ１及びＣ２
に応じて選択された整数である。ＴＳクロックの個々の
周期は同じであるが、任意の２つのタイム・スライス・
クロック信号間の位相差がＰ ／ ｎの整数倍になるよ
うに、これらクロック信号は異なる量で位相シフトされ
ている。例えば、第２図のタイミング図に示すように、
特定のタイム・スライス・モジュールにとって、ｎが４
ならば、４つのタイム・スライス・クロック信号ＴＳＩ
〜ＴＳ４を発生する。第２図の例では、ｍを２に設定し
たので、各タイム・スライス・クロック信号の周期Ｐ
＝ ｎ ｍ ｐは、システム・クロック信号の周期ｐの
８倍である。各タイム・スライス・クロック信号のデユ
ティ・ファクタ（デユティ・サイクル）は、１／ｎ＝１
／４である。また、任意の時点において、１つのＴＳク
ロック信号のみが「低」 （能動状態）となるように、
４つのタイム・スライス・クロック信号ＴＳ１〜ＴＳ４
の位相を互いにシフトしてアル。よって、４つのタイム
・スライス・クロック信号が周期Ｐを４つのタイム・ス
ライスに分割（スライス）しており、１つのタイム・ス
ライスが４つのＴＳクロック信号の各々の出力状態に対
応する。
再び第１図において、制御器１０は、複数の「位相発生
器」１６を具えている。各位相発生器１６は、その入力
として、タイム・スライス・モジュール１４の関連した
１つが発生したｎ個のタイム・スライス信号を受ける。
器」１６を具えている。各位相発生器１６は、その入力
として、タイム・スライス・モジュール１４の関連した
１つが発生したｎ個のタイム・スライス信号を受ける。
また、任意の１つのタイム・スライス・モジニールが発
生したタイム・スライス・クロック信号を１個以上の位
相発生器１６に入力として供給してもよい。各位相発生
器１６は、個々の出力クロック信号（ＣＬＫ）を発生し
、ＣＬＫ信号パルスの立ち上がり縁及び立ち下がり縁の
タイミングは、選択された１対の入力タイム・スライス
信号により制御される。立ち上がり及び立ち下がり線制
御タイム・スライス信号の選択は、夫々立ち上がり及び
立ち下がり線制御入力データＣ５及ｄＣ４に応じて行う
。
生したタイム・スライス・クロック信号を１個以上の位
相発生器１６に入力として供給してもよい。各位相発生
器１６は、個々の出力クロック信号（ＣＬＫ）を発生し
、ＣＬＫ信号パルスの立ち上がり縁及び立ち下がり縁の
タイミングは、選択された１対の入力タイム・スライス
信号により制御される。立ち上がり及び立ち下がり線制
御タイム・スライス信号の選択は、夫々立ち上がり及び
立ち下がり線制御入力データＣ５及ｄＣ４に応じて行う
。
第２図の例において、２つのＣＬＫ出力（ＣＬＫｌ及び
ＣＬＫ２）を示しているが、同じタイム・スライス・ク
ロック信号ＴＳＩ〜ＴＳ４を入力として受ける２個の位
相発生器１６がこれらＣＬＫｌ及びＣＬＫ２を発生する
。ＴＳ３によりＣＬＫｌの立ち上がり縁のタイミングを
制御し、ＴＳｌにより立ち下がり縁のタイミングを制御
する。
ＣＬＫ２）を示しているが、同じタイム・スライス・ク
ロック信号ＴＳＩ〜ＴＳ４を入力として受ける２個の位
相発生器１６がこれらＣＬＫｌ及びＣＬＫ２を発生する
。ＴＳ３によりＣＬＫｌの立ち上がり縁のタイミングを
制御し、ＴＳｌにより立ち下がり縁のタイミングを制御
する。
第２図から判るごとく、ＣＬＫＩのデユティ・サイクル
は５０％であり、その立ち上がり縁は、ＴＳｌの立ち下
がり縁よりもＴＳクロック信号の半サイクル、即ちＰ／
２秒だけ位相シフトしている。
は５０％であり、その立ち上がり縁は、ＴＳｌの立ち下
がり縁よりもＴＳクロック信号の半サイクル、即ちＰ／
２秒だけ位相シフトしている。
それに対して、ＴＳｌがＣＬＫ２の立ち上がり縁のタイ
ミングを制御し、ＴＳ４がその立ち下がり縁のタイミン
グを制御しているので、ＣＬＫ２のデユティ・サイクル
は７５％であり、その立ち上がり縁は、ＴＳｌの立ち上
がり縁よりもＴＳクロック信号サイクルの３／４、即ち
３Ｐ／４秒だけ位相シフトしている。よって、どのＴＳ
クロック信号がＣＬＫＩ及びＣＬＫ２パルスを開始する
か、また、どのＴＳクロック信号がこれらパルスを終了
させるかを選択することにより、ＣＬＫＩ及びＣＬＫ２
のデユティ・サイクル及び相対タイミンク（位相）を独
立に調整できる。特定のタイム・スライス・モジュール
に関連したｎの値が増加するに従って、そのＴＳクロッ
ク信号出力の数が増加する。特定の位相発生器へのＴＳ
クロック信号入力の数が増加するに従って、その出力Ｃ
ＬＫ信号の位相及びデユティ・サイクルを調整する際の
分解能も増加する。ＣＬＫＩ及びＣＬＫ２の周期は、位
相発生器の入力であるＴＳクロック信号の周期Ｐ ＝
ｎ ｍ ｐにより決まり、この値に等しい。
ミングを制御し、ＴＳ４がその立ち下がり縁のタイミン
グを制御しているので、ＣＬＫ２のデユティ・サイクル
は７５％であり、その立ち上がり縁は、ＴＳｌの立ち上
がり縁よりもＴＳクロック信号サイクルの３／４、即ち
３Ｐ／４秒だけ位相シフトしている。よって、どのＴＳ
クロック信号がＣＬＫＩ及びＣＬＫ２パルスを開始する
か、また、どのＴＳクロック信号がこれらパルスを終了
させるかを選択することにより、ＣＬＫＩ及びＣＬＫ２
のデユティ・サイクル及び相対タイミンク（位相）を独
立に調整できる。特定のタイム・スライス・モジュール
に関連したｎの値が増加するに従って、そのＴＳクロッ
ク信号出力の数が増加する。特定の位相発生器へのＴＳ
クロック信号入力の数が増加するに従って、その出力Ｃ
ＬＫ信号の位相及びデユティ・サイクルを調整する際の
分解能も増加する。ＣＬＫＩ及びＣＬＫ２の周期は、位
相発生器の入力であるＴＳクロック信号の周期Ｐ ＝
ｎ ｍ ｐにより決まり、この値に等しい。
しかし、異なるタイム・スライス・モジｘ）し１４が発
生したＴＳ信号により駆動された位相発生器１６が発生
したＣＬＫ信号の周期は、互いに独立している。
生したＴＳ信号により駆動された位相発生器１６が発生
したＣＬＫ信号の周期は、互いに独立している。
よって、本発明のシーケンス制御器１０は、夫々の周期
、位相及びデユティ・サイクルを調整可能な複数の出力
ＣＬＫ信号を発生するのに適する。
、位相及びデユティ・サイクルを調整可能な複数の出力
ＣＬＫ信号を発生するのに適する。
各タイム・スライスモジュール１４が単一の位相発生器
１６のみを駆動したときは、各ＣＬＫ信号の周期、位相
及びデユティ・サイクルを独立に調整可能である。しか
し、多くのアプリケーションにおいて、位相発生器の特
定の組が発生したＣＬＫ信号が同じ周期であるが異なる
デユティ・サイクル及び／又は位相のとき、これら特定
組の位相発生器を同じＴＳクロック信号により駆動する
のが好ましい。それは、駆動しているタイム・スライス
・モジュールに関連したｍの値を変更することにより、
ＣＬＫ信号間の位相関係又はそれらのデユティ・サイク
ルを変更することなく、位相発生器１６のかかる組が発
生したＣＬＫ信号の周期（Ｐ＝ｍｎｐ）を容易に調整で
きるからである。
１６のみを駆動したときは、各ＣＬＫ信号の周期、位相
及びデユティ・サイクルを独立に調整可能である。しか
し、多くのアプリケーションにおいて、位相発生器の特
定の組が発生したＣＬＫ信号が同じ周期であるが異なる
デユティ・サイクル及び／又は位相のとき、これら特定
組の位相発生器を同じＴＳクロック信号により駆動する
のが好ましい。それは、駆動しているタイム・スライス
・モジュールに関連したｍの値を変更することにより、
ＣＬＫ信号間の位相関係又はそれらのデユティ・サイク
ルを変更することなく、位相発生器１６のかかる組が発
生したＣＬＫ信号の周期（Ｐ＝ｍｎｐ）を容易に調整で
きるからである。
これは、例えば、１組のＣＬＫ信号がある装置を制御し
、この装置の動作速度が時間経過に伴って調整されるア
プリケーションにおいて、利点となる。それは、単一の
駆動タイム・スライス・モジュールのｍの値を単に調整
する。ことにより、ＣＬＫ信号のデユティ・サイクル又
は位相関係に影響することなく、速度調整を実行できる
からである。
、この装置の動作速度が時間経過に伴って調整されるア
プリケーションにおいて、利点となる。それは、単一の
駆動タイム・スライス・モジュールのｍの値を単に調整
する。ことにより、ＣＬＫ信号のデユティ・サイクル又
は位相関係に影響することなく、速度調整を実行できる
からである。
ステート・マシン１８の入力に供給するサイクル終了（
Ｅ ＯＣ）出力信号として、ＴＳクロック信号の選択さ
れた１つを発生するのに、各タイム・スライス・モジュ
ール１４は適しており、この選択は、入力サイクル・タ
イミング制御データＣ３に応じて行う。ステート・マシ
ン１８は、個々のイネーブル信号を各タイム・スライス
・モジュール１４に転送する。また、ステート・マシン
１８からのイネーブル信号が能動状態のときのみ、各タ
イム・スライス・モジュールは、出力ＴＳクロック信号
を発生する。タイム・スライス・モジニールのイネーブ
ル信号入力が非能動状態のとき、そのタイム・スライス
・モジュールからのＴＳ信号が駆動した位相発生器１６
は、それらのクロック信号出力を現在の状態に凍結する
。よって、種々のタイム・スライス・モジュール１４へ
のイネーブル信号を選択的に能動状態、又は非能動状態
（巳することに１より、ステート・マシン１８は、シー
ケンス制御器１０が発生した種々のＣＬＫ信号を選択的
にラン又は凍結できる。ステート・マシン１８はＥＯＣ
信号入力をモニタして、各特定のタイム・スライス・モ
ジュール１４が駆動した位相発生器１６が発生したＣＬ
Ｋ信号がいつランするか凍結するかを判断する。ステー
ト・マシン１８の入力に供給された外部発生リセット信
号を能動状態にすることにより、このステート・マシン
１８を初期状態にリセットできる。リセットの後、ステ
ート・マシン１８への開始信号を能動状態にすることに
より、このステート・マシン１８の動作をイネーブルす
る。例えば、いくつかの動作モードを有する装置をクロ
ック信号により制御するが、各モードには、１組の独立
し九人カクロック信号が必要であり、この装置がある所
定の方法でモードが切り替わる場合、種々のＣＬＫ信号
の動作周期を制御できることは有効である。
Ｅ ＯＣ）出力信号として、ＴＳクロック信号の選択さ
れた１つを発生するのに、各タイム・スライス・モジュ
ール１４は適しており、この選択は、入力サイクル・タ
イミング制御データＣ３に応じて行う。ステート・マシ
ン１８は、個々のイネーブル信号を各タイム・スライス
・モジュール１４に転送する。また、ステート・マシン
１８からのイネーブル信号が能動状態のときのみ、各タ
イム・スライス・モジュールは、出力ＴＳクロック信号
を発生する。タイム・スライス・モジニールのイネーブ
ル信号入力が非能動状態のとき、そのタイム・スライス
・モジュールからのＴＳ信号が駆動した位相発生器１６
は、それらのクロック信号出力を現在の状態に凍結する
。よって、種々のタイム・スライス・モジュール１４へ
のイネーブル信号を選択的に能動状態、又は非能動状態
（巳することに１より、ステート・マシン１８は、シー
ケンス制御器１０が発生した種々のＣＬＫ信号を選択的
にラン又は凍結できる。ステート・マシン１８はＥＯＣ
信号入力をモニタして、各特定のタイム・スライス・モ
ジュール１４が駆動した位相発生器１６が発生したＣＬ
Ｋ信号がいつランするか凍結するかを判断する。ステー
ト・マシン１８の入力に供給された外部発生リセット信
号を能動状態にすることにより、このステート・マシン
１８を初期状態にリセットできる。リセットの後、ステ
ート・マシン１８への開始信号を能動状態にすることに
より、このステート・マシン１８の動作をイネーブルす
る。例えば、いくつかの動作モードを有する装置をクロ
ック信号により制御するが、各モードには、１組の独立
し九人カクロック信号が必要であり、この装置がある所
定の方法でモードが切り替わる場合、種々のＣＬＫ信号
の動作周期を制御できることは有効である。
第３図は、第１図のタイム・スライス・モジュール１４
の好適な実施例のブロック図である。第１図のシステム
・クロック発生器１２からのクロック信号は、カウンタ
２０の入力を駆動する。このカウンタ２０は、Ｍビット
で２進のエンコードされた出力信号を発生する。ＭＸＩ
（入力がＭ個で出力が１個の）マルチプレクサ（ＭＵＸ
）２２は、カウンタ２０のＭ個の出力ラインの１つを他
のカウンタ２４の入力に接続する。なお、ラインは、マ
ルチプレクサ２２の制御入力端２２に供給された制御デ
ータＣ２の値に応じて選択する。カウンタ２４は、Ｌビ
ットの２進のエンコードされた並列出力信号を発生し、
デコーダ２６の入力端に供給する。ステート・マシン１
８からのイネーブル信号によりイネーブルされると、デ
コーダ２６は２＊＊Ｌ （２のＬ乗）個の並列出力ライ
ンを制御する。これら出力ラインの各々は、カウンタ２
４が発生した異なる計数出力に応答して能動状態になる
タイム・スライス・クロック信号を伝送する。
の好適な実施例のブロック図である。第１図のシステム
・クロック発生器１２からのクロック信号は、カウンタ
２０の入力を駆動する。このカウンタ２０は、Ｍビット
で２進のエンコードされた出力信号を発生する。ＭＸＩ
（入力がＭ個で出力が１個の）マルチプレクサ（ＭＵＸ
）２２は、カウンタ２０のＭ個の出力ラインの１つを他
のカウンタ２４の入力に接続する。なお、ラインは、マ
ルチプレクサ２２の制御入力端２２に供給された制御デ
ータＣ２の値に応じて選択する。カウンタ２４は、Ｌビ
ットの２進のエンコードされた並列出力信号を発生し、
デコーダ２６の入力端に供給する。ステート・マシン１
８からのイネーブル信号によりイネーブルされると、デ
コーダ２６は２＊＊Ｌ （２のＬ乗）個の並列出力ライ
ンを制御する。これら出力ラインの各々は、カウンタ２
４が発生した異なる計数出力に応答して能動状態になる
タイム・スライス・クロック信号を伝送する。
デコーダ２６の２＊＊Ｌ個の出力信号ラインの最初のｎ
個の各々がタイム・スライス・クロッ”ゲ信号。
個の各々がタイム・スライス・クロッ”ゲ信号。
ＴＳ１〜ＴＳｎの各１つを位相発生器に伝送す′るよう
に、これらラインを、タイム・スライス・モジュールが
駆動した位相発生器の入力端に接続する。また、デコー
ダ２６の出力ラインは、１対の（２＊＊Ｌ）Ｘｉマルチ
プレクサ２８及び３０の入力端にも接続する。マルチプ
レクサ２８は、その２＊＊Ｌ個の入力ラインの１個をカ
ウンタ２４のリセット入力端に接続する。このラインの
選択は、マルチプレクサ２８の制御入力端に供給された
制御データＣ１の値に応じて行う。マルチプレクサ３０
は、デコーダ２６の２＊＊Ｌ個の出力ラインの選択され
た１個に伝送されたタイム・スライス・クロック信号を
、ＥＯＣ信号として第１図のステート・マシン１８に伝
送する。この選択は、切替え制御入力データＣ３に応じ
て行う。
に、これらラインを、タイム・スライス・モジュールが
駆動した位相発生器の入力端に接続する。また、デコー
ダ２６の出力ラインは、１対の（２＊＊Ｌ）Ｘｉマルチ
プレクサ２８及び３０の入力端にも接続する。マルチプ
レクサ２８は、その２＊＊Ｌ個の入力ラインの１個をカ
ウンタ２４のリセット入力端に接続する。このラインの
選択は、マルチプレクサ２８の制御入力端に供給された
制御データＣ１の値に応じて行う。マルチプレクサ３０
は、デコーダ２６の２＊＊Ｌ個の出力ラインの選択され
た１個に伝送されたタイム・スライス・クロック信号を
、ＥＯＣ信号として第１図のステート・マシン１８に伝
送する。この選択は、切替え制御入力データＣ３に応じ
て行う。
カウンタ２０及びマルチプレクサ２２は、「Ｎ分周回路
」を構成し、クロック信号周波数の１／Ｎ倍の周波数の
出力信号を発生する。Ｎの値は、Ｃ２により決まる。例
えば、カウンタ２０が４ビツト・カウンタ（Ｍ＝４）な
らば、Ｃ２の値に応じてマルチプレクサ２２がカウンタ
２０の４個の出力ラインのどれを選択Ｖるかに応じて、
Ｎの値は、１．２．４．８又は１６である。よって、タ
イム・スライス・モジュール１４が発生したＴＳクロッ
ク信号の周期Ｐ＝ｍｎｐの値は、ｎ ｐ ％ ２ ｎ
９％４ ｎ ｐ ｓ ８ ｎ ｐ又は１６ｎｐである。
」を構成し、クロック信号周波数の１／Ｎ倍の周波数の
出力信号を発生する。Ｎの値は、Ｃ２により決まる。例
えば、カウンタ２０が４ビツト・カウンタ（Ｍ＝４）な
らば、Ｃ２の値に応じてマルチプレクサ２２がカウンタ
２０の４個の出力ラインのどれを選択Ｖるかに応じて、
Ｎの値は、１．２．４．８又は１６である。よって、タ
イム・スライス・モジュール１４が発生したＴＳクロッ
ク信号の周期Ｐ＝ｍｎｐの値は、ｎ ｐ ％ ２ ｎ
９％４ ｎ ｐ ｓ ８ ｎ ｐ又は１６ｎｐである。
本発明の他の実施例においては、デコーダ２６に類似し
たデコーダをカウンタ２０及びマルチプレクサ２２の間
に挿入してもよい。この場合、ＴＳクロック信号の周期
をＰ＝ｎｐ、ｌｎｐ、２ｎｐｓ ３ｎｐｓ・・・ （２
＊＊Ｍ）ｎｐの値に調整できるので、ＴＳクロック信号
の周期にわたる制御において、分解能が改善される。
たデコーダをカウンタ２０及びマルチプレクサ２２の間
に挿入してもよい。この場合、ＴＳクロック信号の周期
をＰ＝ｎｐ、ｌｎｐ、２ｎｐｓ ３ｎｐｓ・・・ （２
＊＊Ｍ）ｎｐの値に調整できるので、ＴＳクロック信号
の周期にわたる制御において、分解能が改善される。
発生したタイム・スライス信号ＴＳの数ｎを制御するの
に関連した帰還において、カウンタ２４、デコーダ２６
及びマルチプレクサ２８は協働する。
に関連した帰還において、カウンタ２４、デコーダ２６
及びマルチプレクサ２８は協働する。
カウンタ２４がＯからｎ−１に計数するにつれて、デコ
ーダ２６の出力信号ＴＳＩからＴＳｎが順次能動状態に
なる。制御データｎの値は、カウンタ２４の計数限界（
ｎ−１）を決定する。すなわち、カウンタ２４の計数出
力の大きさがｎ−１に達すると、デコーダ２６のｎ番目
の出力ラインで伝送されるＴＳ信号が能動状態になる。
ーダ２６の出力信号ＴＳＩからＴＳｎが順次能動状態に
なる。制御データｎの値は、カウンタ２４の計数限界（
ｎ−１）を決定する。すなわち、カウンタ２４の計数出
力の大きさがｎ−１に達すると、デコーダ２６のｎ番目
の出力ラインで伝送されるＴＳ信号が能動状態になる。
そして、マルチプレクサ２８は、この信号を用いてカウ
ンタ２４の計数をＯにリセットするので、デコーダ２６
は、タイム・スライス信号ＴＳＩを能動状態にする。
ンタ２４の計数をＯにリセットするので、デコーダ２６
は、タイム・スライス信号ＴＳＩを能動状態にする。
マルチプレクサ３０の制御入力端に供給されたＣ３の値
により、どの特定ＴＳクロック信号をサイクル終了指示
信号ＥＯＣとして第１図のステート・マシン１８に供給
するかを決定する。例えば、ＴＳｌをＥＯＣ信号として
ステート・マシン１８に直接供給することにより、マル
チプレクサ３０を除去できる。しかし、マルチプレクサ
３０を用いることにより、個々のタイム・スライス・モ
ジュールに供給されるイネーブル信号間のタイミング関
係の調整における柔軟性が改善される。これは、ステー
ト・マシン１８がモニタし、任意のタイム・スライス・
モジュールが発生した任意のＴＳり、 ロック信号に
応じて動作するからである。
により、どの特定ＴＳクロック信号をサイクル終了指示
信号ＥＯＣとして第１図のステート・マシン１８に供給
するかを決定する。例えば、ＴＳｌをＥＯＣ信号として
ステート・マシン１８に直接供給することにより、マル
チプレクサ３０を除去できる。しかし、マルチプレクサ
３０を用いることにより、個々のタイム・スライス・モ
ジュールに供給されるイネーブル信号間のタイミング関
係の調整における柔軟性が改善される。これは、ステー
ト・マシン１８がモニタし、任意のタイム・スライス・
モジュールが発生した任意のＴＳり、 ロック信号に
応じて動作するからである。
第４図は、第１図の位相発生器１６の好適な実施例のブ
ロック図である。第３図のデコーダ２６の２＊＊Ｌ個の
出力ラインを１対のマルチプレクサ（選択手段）３２及
び３４の入力端に接続する。
ロック図である。第３図のデコーダ２６の２＊＊Ｌ個の
出力ラインを１対のマルチプレクサ（選択手段）３２及
び３４の入力端に接続する。
マルチプレクサ３２の出力がＲＳフリップ・フロップ（
パルス発生手段）３６のセット入力端Ｓを制御し、マル
チプレクサ３４の出力がこのフリップ、フロップのリセ
ット入力端Ｒを制御する。フリップ・フロップ３６のＱ
出力信号をドライバ回路３８の入力端に供給する。この
ドライバ回路３８は、その入力に応じてＣＬＫ信号を発
生する。立ち上がり縁制御データＣ５はマルチプレクサ
３２の切替え状態を制御し、立ち下がり縁制御データＣ
４はマルチプレクサ３４の切替え状態を制御する。
パルス発生手段）３６のセット入力端Ｓを制御し、マル
チプレクサ３４の出力がこのフリップ、フロップのリセ
ット入力端Ｒを制御する。フリップ・フロップ３６のＱ
出力信号をドライバ回路３８の入力端に供給する。この
ドライバ回路３８は、その入力に応じてＣＬＫ信号を発
生する。立ち上がり縁制御データＣ５はマルチプレクサ
３２の切替え状態を制御し、立ち下がり縁制御データＣ
４はマルチプレクサ３４の切替え状態を制御する。
Ｃ５の値に応じてマルチプレクサ３２が選択した入力ラ
インが伝送するＴＳ信号が能動状態のとき、フリップ・
フロップ３６のＱ出力が「高」に駆動される。Ｃ４の値
に応じてマルチプレクサ３４が選択した入力ラインによ
り伝送されたＴＳ信号が能動状態のとき、フリップ・フ
ロップ３６のＱ出力は「低」に駆動される。よって、マ
ルチプレクサ３２及び３８が選択した任意の２つのＴＳ
クロック信号の状態により、ドライバ３８への入力の状
態が決まる。ＣＬＫ信号が制御する装置が必要とする「
高」及び「低」ロジックパレベルのＣＬＫ信号出力を発
生するように、利得及びオフセットが調整された増幅器
によりドライバ３８を構成するのが適当である。
インが伝送するＴＳ信号が能動状態のとき、フリップ・
フロップ３６のＱ出力が「高」に駆動される。Ｃ４の値
に応じてマルチプレクサ３４が選択した入力ラインによ
り伝送されたＴＳ信号が能動状態のとき、フリップ・フ
ロップ３６のＱ出力は「低」に駆動される。よって、マ
ルチプレクサ３２及び３８が選択した任意の２つのＴＳ
クロック信号の状態により、ドライバ３８への入力の状
態が決まる。ＣＬＫ信号が制御する装置が必要とする「
高」及び「低」ロジックパレベルのＣＬＫ信号出力を発
生するように、利得及びオフセットが調整された増幅器
によりドライバ３８を構成するのが適当である。
ステート・マシンの機能を実行するのに適切な回路は当
業者に既知であり、ステート・マシン１８を実現する回
路の選択は、意図するアプリケーションにより決まる。
業者に既知であり、ステート・マシン１８を実現する回
路の選択は、意図するアプリケーションにより決まる。
例えば、わずか２個のタイム・スライス・モジュールを
交互にイネーブルする簡単なアプリケーションにおいて
、ステート・マシン１８は、好適には第５図に示すよう
に、システム・クロック信号によりクロックされるＲＳ
フリップ・フロップ４０を具えている。オア・ゲート４
２は、第１タイム・スライス・モジュールのＥＯＣ出力
信号（ＥＯＣＩ）とリセット信号との論理和を求め、フ
リップ・フロップ４０のリセット入力端Ｒを駆動する。
交互にイネーブルする簡単なアプリケーションにおいて
、ステート・マシン１８は、好適には第５図に示すよう
に、システム・クロック信号によりクロックされるＲＳ
フリップ・フロップ４０を具えている。オア・ゲート４
２は、第１タイム・スライス・モジュールのＥＯＣ出力
信号（ＥＯＣＩ）とリセット信号との論理和を求め、フ
リップ・フロップ４０のリセット入力端Ｒを駆動する。
アンド・ゲート４４は、第２タイム・スライス・モジュ
ールのＥＯＣ出力信号（Ｅ ＯＣ２）と開始信号との論
理積を求め、フリップ・フロップ４０のセット入力端Ｓ
を駆動する信号を発生する。フリップ・フロップ４０の
Ｑ出力は、第１タイム・スライス・モジュールのイネー
ブル入力信号（イネーブル１）となり、フリップ・フロ
ップ４０の反転Ｑ出力（／Ｑ）は、第２タイム・スライ
ス・モジュールのイネーブル入力信号（イネーブル２）
となる。開始信号が「高」のとき、Ｑ出力により第１タ
イム・スライス・モジニールは１対作サイクルだけイネ
ーブルされ、／Ｑ出力により第２タイム・スライス・モ
ジュールは１対作サイクルだけイネーブルされる。
ールのＥＯＣ出力信号（Ｅ ＯＣ２）と開始信号との論
理積を求め、フリップ・フロップ４０のセット入力端Ｓ
を駆動する信号を発生する。フリップ・フロップ４０の
Ｑ出力は、第１タイム・スライス・モジュールのイネー
ブル入力信号（イネーブル１）となり、フリップ・フロ
ップ４０の反転Ｑ出力（／Ｑ）は、第２タイム・スライ
ス・モジュールのイネーブル入力信号（イネーブル２）
となる。開始信号が「高」のとき、Ｑ出力により第１タ
イム・スライス・モジニールは１対作サイクルだけイネ
ーブルされ、／Ｑ出力により第２タイム・スライス・モ
ジュールは１対作サイクルだけイネーブルされる。
よって、タイム・スライス・モジュールは、サイクル毎
に交互にイネーブルされる。
に交互にイネーブルされる。
多くのタイム・スライス・モジュールを制御し、タイム
、スライス・モジュールをイネーブルする順序がプログ
ラマブルに調整可能なとき、ステート・マシン１８は、
好適には、ランダム・アクセス・メモリ（ＲＡＭ）４６
及びレジスタ４８を含む第６図に示す回路で構成する。
、スライス・モジュールをイネーブルする順序がプログ
ラマブルに調整可能なとき、ステート・マシン１８は、
好適には、ランダム・アクセス・メモリ（ＲＡＭ）４６
及びレジスタ４８を含む第６図に示す回路で構成する。
タイム・スライス・モジュールのＥＯＣ出力信号、開始
信号及びリセット信号がＲＡＭ４６のアドレス入力端子
を駆動する。ＲＡＭ４６のデータ出力端子をレジスタ４
８の入力端子に接続し、この入力端子をシステム・クロ
ック信号によりイネーブルする。レジスタ４８に蓄積さ
れたデータ・ビットの一部をイネーブル信号としてタイ
ム・スライス・モジュールに供給する一方、レジスタ４
８に蓄積された残りのビットを状態指示データ（ステー
ト）としてＲＡＭ４６の別のアドレス端子に帰還する。
信号及びリセット信号がＲＡＭ４６のアドレス入力端子
を駆動する。ＲＡＭ４６のデータ出力端子をレジスタ４
８の入力端子に接続し、この入力端子をシステム・クロ
ック信号によりイネーブルする。レジスタ４８に蓄積さ
れたデータ・ビットの一部をイネーブル信号としてタイ
ム・スライス・モジュールに供給する一方、レジスタ４
８に蓄積された残りのビットを状態指示データ（ステー
ト）としてＲＡＭ４６の別のアドレス端子に帰還する。
適切なステート・データをＲＡＭ４６の種々のアドレス
に蓄積することにより、ＲＡＭのアドレス入力端子の入
力ＥＯＣ及びステート・データのパターンに応じて、出
力イネーブル信号ステートの所定パターンを発生するよ
うに、ステート・マシン１８をプログラマブルできる。
に蓄積することにより、ＲＡＭのアドレス入力端子の入
力ＥＯＣ及びステート・データのパターンに応じて、出
力イネーブル信号ステートの所定パターンを発生するよ
うに、ステート・マシン１８をプログラマブルできる。
本発明の他の実施例においては、第３及び第４図の電子
マルチプレクサ２２．２８．３０．３２及び／又は３４
を手動操作スイッチ、又は取り外し可能なジャンパと交
換してもよい。かかる他の実施例は、種々のＣＬＫ信号
の周波数、位相又はデユティ・サイクルを１度設定した
後は滅多に変更しないか、全く変更しないアプリケーシ
ョンに用いるのに好適である。
マルチプレクサ２２．２８．３０．３２及び／又は３４
を手動操作スイッチ、又は取り外し可能なジャンパと交
換してもよい。かかる他の実施例は、種々のＣＬＫ信号
の周波数、位相又はデユティ・サイクルを１度設定した
後は滅多に変更しないか、全く変更しないアプリケーシ
ョンに用いるのに好適である。
［発明の効果］
上述の如く本発明のシーケンス制御器によれば、周波数
、位相関係、デユティ・サイクル及び動作期間が調整可
能な複数のクロック信号を発生することができる。
、位相関係、デユティ・サイクル及び動作期間が調整可
能な複数のクロック信号を発生することができる。
第１図は本発明のシーケンス制御器の好適な実施例のブ
ロック図、第２図は第１図のシーケンス制御器が発生し
た信号のタイミング関係を示すタイミング図、第３図は
第１図に用いるタイム・スライス・モジュールの実施例
のブロック図、第４図は第１図に用いる位相発生器の実
施例のブロック図、第５図は第１図に用いるステート・
マシンの実施例のブロック図、第６図は第１図に用いる
ステート・マシンの他の実施例のブロック図である。 １２ニジステム・クロック発生器 １４：タイム・スライス信号発生手段 ３２．３４：選択手段 ３６：パルス発生手段
ロック図、第２図は第１図のシーケンス制御器が発生し
た信号のタイミング関係を示すタイミング図、第３図は
第１図に用いるタイム・スライス・モジュールの実施例
のブロック図、第４図は第１図に用いる位相発生器の実
施例のブロック図、第５図は第１図に用いるステート・
マシンの実施例のブロック図、第６図は第１図に用いる
ステート・マシンの他の実施例のブロック図である。 １２ニジステム・クロック発生器 １４：タイム・スライス信号発生手段 ３２．３４：選択手段 ３６：パルス発生手段
Claims (1)
- 【特許請求の範囲】 周期ｐのシステム・クロック信号を発生するシステム・
クロック発生器と、 上記システム・クロック信号に応答してｎ個の周期的タ
イム・スライス信号を発生するタイム・スライス信号発
生手段と、 上記ｎ個のタイム・スライス信号の中から第１及び第２
タイム・スライス信号を選択する選択手段と、 立ち上がり縁のタイミングが上記第１タイム・スライス
信号により決まり、立ち下がり縁のタイミングが上記第
２タイム・スライス信号により決まる出力パルスを周期
的に発生するパルス発生手段と を具え、上記ｎ個のタイム・スライス信号の各々の周期
は、上記ｎ及び上記ｐの積に比例し、上記タイム・スラ
イス信号の各々の位相は、互いに異なることを特徴とす
るシーケンス制御器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US049638 | 1987-05-13 | ||
| US07/049,638 US4862096A (en) | 1987-05-13 | 1987-05-13 | Programmable multiphase sequence controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01117411A true JPH01117411A (ja) | 1989-05-10 |
Family
ID=21960888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63114528A Pending JPH01117411A (ja) | 1987-05-13 | 1988-05-11 | シーケンス制御器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4862096A (ja) |
| JP (1) | JPH01117411A (ja) |
Cited By (1)
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| US5396111A (en) * | 1993-03-11 | 1995-03-07 | Data General Corporation | Clocking unit for digital data processing |
| US5764083A (en) * | 1996-06-10 | 1998-06-09 | International Business Machines Corporation | Pipelined clock distribution for self resetting CMOS circuits |
| US6757635B2 (en) * | 2001-12-12 | 2004-06-29 | Balluff, Inc. | Programmed method and apparatus for quadrature output sensors |
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| JPS5737256A (en) * | 1980-08-15 | 1982-03-01 | Hitachi Ltd | Monitoring method for crack in high-temperature member |
| JPS61206309A (ja) * | 1985-03-11 | 1986-09-12 | Canon Inc | タイミング発生回路 |
Family Cites Families (7)
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| US3921079A (en) * | 1974-05-13 | 1975-11-18 | Gte Automatic Electric Lab Inc | Multi-phase clock distribution system |
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| JPS60170949A (ja) * | 1984-02-15 | 1985-09-04 | Advantest Corp | マルチクロツク発生装置 |
-
1987
- 1987-05-13 US US07/049,638 patent/US4862096A/en not_active Expired - Fee Related
-
1988
- 1988-05-11 JP JP63114528A patent/JPH01117411A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US4862096A (en) | 1989-08-29 |
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