JPH05129936A - プログラマブルカウンタ - Google Patents

Abstract

(57)【要約】 【目的】 従来の方式では実現困難であったような、複
雑な出力波形を容易に作り出すことができるプログラマ
ブルカウンタを提供する。 【構成】 カウンタ２はまず４のデータレジスタＡの設
定データにより動作し、オーバーフロー出力１３を出力
する。これを受けて制御回路６は、５のデータレジスタ
Ｂの設定データをカウンタ２へロードし、このデータに
よりカウンタ２は動作する。以上のように、カウンタ２
の動作（オーバーフロー周期）を複数個のデータレジス
タにより変化させることで、自由度の高いカウンタ出力
１４を得る事を可能とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一つのカウンタと複数
のデータレジスタから成る、プログラマブルなパルスカ
ウンタを主として構成された、プログラマブルカウンタ
に関するものである。

【０００２】

【従来の技術】以下、従来のプログラマブルカウンタと
呼ばれる集積回路装置について説明する。

【０００３】図５は、従来の集積回路装置のブロック図
である。図５において、１はクロック入力を分周するた
めの分周回路、２はカウンタ、３はカウンタ２にデータ
を設定するためのプログラム可能なデータレジスタであ
る。１１はクロック入力、１２はカウンタクロック、１
３はオーバーフロー出力、１４はカウンタ出力であり、
１５はデータ伝送路である。

【０００４】以上のように構成されたプログラマブルカ
ウンタに関して、以下その動作について説明する。

【０００５】まず、クロック入力１１は、分周回路１に
よって分周され、カウンタクロック１２として、カウン
タ２へ入力される。このカウンタ２は、専用のデータレ
ジスタ３を持っており、データレジスタ３のデータは、
スタート時及びオーバーフロー出力１３を受けて、上記
カウンタ２へ、データ伝送路１５を通じて転送される。

【０００６】図６はカウンタ出力１４のタイミング図で
ある。図６の（ａ）がオーバーフロー出力１３であり
（ｂ）がカウンタ出力１４である。図６（ａ）に示した
上記カウンタ２のオーバーフロー周期Ｔは、データレジ
スタ３の値によって決まり、カウンタ出力１４は、同図
（ｂ）に示したように、デューティー比５０％のパルス
波形となる。

【０００７】

【発明が解決しようとする課題】上記の従来の構成で
は、カウンタ出力のデューティー比は必ず５０％とな
り、オーバーフロー周期と共にデューティー比も変化さ
せる為には、上記プログラマブルカウンタが２組必要と
なる。

【０００８】本発明は、周期と共にデューティー比をも
変化させるという要求をも、一組のプログラマブルカウ
ンタで実現し、極めて自由度の高い集積回路装置を提供
することを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するため
に本発明のプログラマブルカウンタは、一個のカウンタ
に対し、複数個のデータレジスタを持ち、各々のデータ
レジスタからのデータの転送を制御する、制御回路によ
り構成されている。

【００１０】

【作用】この構成によって、一つのカウンタのオーバー
フロー周期は、レジスタの数だけの自由度を持つことに
なり、例えば先に述べた、周期とデューティー比の両方
を変化させるという要求は、２つのデータレジスタを制
御することにより実現することができる。

【００１１】

【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。

【００１２】図１は本発明の第一の実施例におけるプロ
グラマブルカウンタのブロック図である。図１において
１は分周回路、２はカウンタ、４はデータレジスタＡ、
５はデータレジスタＢ、６は制御回路である。

【００１３】以上のように構成されたプログラマブルカ
ウンタについて、以下その動作を説明する。

【００１４】まずクロック入力１１は、従来と同じよう
に分周回路１によって分周され、カウンタクロック１２
として、カウンタ２に入力される。スタート時、データ
レジスタ４のデータは、データ転送路１６を介して制御
回路６へ送られ、さらにデータ伝送路１８を経て、カウ
ンタ２へと送られる。カウントアップが進み、上記カウ
ンタ２がオーバーフローすると、制御回路６は、オーバ
ーフロー出力１３を受けて、今度はデータレジスタ５の
データを、データ伝送路１７及びデータ転送路１８を介
して、カウンタ２へと送り込む。再び上記カウンタ２が
オーバーフローした時、次はデータレジスタ４のデータ
が、上記カウンタ２へと送られる。以上のように、上記
カウンタ２に送られるデータが、データレジスタ４のデ
ータ、データレジスタ５のデータと交互に変わることに
より、カウンタ出力１４は、データレジスタ４とデータ
レジスタ５の両方のデータによって決まるところの、任
意の繰り返し周期及びデューティー比を持った、パルス
波形となる。

【００１５】図２（ａ）は本実施例における１３のオー
バーフロー出力１３を示し、同図（ｂ）は本実施例にお
ける１４のカウンタ出力１４の波形を示している。

【００１６】図２において、Ｔ１はデータレジスタ４の
設定データによって、Ｔ２はデータレジスタ５の設定デ
ータによってそれぞれ得られる、カウンタ２のオーバー
フロー周期である。カウンタ出力１４の繰り返し周期が
（Ｔ１＋Ｔ２）で決まることは言うまでもない。

【００１７】以上のように、本実施例によれば、一つの
カウンタに対して、２つのデータレジスタを設けること
により出力波形の、繰り返し周期とデューティー比とい
う、２つの要素を任意に変えることができる。

【００１８】以下本発明の第２の実施例について図３を
参照しながら説明する。１は分周回路、２はカウンタ、
６は制御回路であり、以上は図１の構成と同様のもので
ある。図１の構成と異なるのは、データレジスタ４及び
データレジスタ５のほかに、さらにデータレジスタ７を
設けた点である。

【００１９】以上のように構成されたプログラマブルカ
ウンタについて、その動作を説明する。

【００２０】第１の実施例の場合と全く同様にして、デ
ータレジスタ５のデータが、制御回路６によって、デー
タ伝送路１７及びデータ伝送路１８を経て、カウンタ２
に送り込まれた後、上記カウンタ２のオーバーフロー出
力１３を受けて、制御回路６は、今度はデータレジスタ
７のデータを、データ伝送路１９及びデータ伝送路１８
を介して、カウンタ２へと転送する。

【００２１】図４（ａ）は第２の実施例におけるオーバ
ーフロー出力１３のタイミング図であり、同図（ｂ）は
カウンタ出力１４の波形図である。

【００２２】以上のように、第２の実施例におけるデー
タレジスタＣを設けることにより、さらに自由度の高い
出力波形を得ることが可能となる。

【００２３】なお、本発明のプログラマブルカウンタを
構成するデータレジスタの数を、第１の実施例では２
つ、第２の実施例では３つとしたが、これをさらに増設
することにより、より一層複雑な出力波形を実現できる
ようになることは言うまでもない。

【００２４】

【発明の効果】以上のように本発明は、一つのカウンタ
に対して、複数のデータレジスタを設けることにより、
一つのカウンタで、従来の方式では実現困難であったよ
うな、複雑な出力波形を容易に作り出すことができると
いう、極めて自由度の高い、プログラマブルカウンタを
実現するものである。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるプログラマブル
カウンタのブロック図

【図２】本発明の第１の実施例におけるプログラマブル
カウンタのオーバーフロー出力及びカウンタ出力のタイ
ミング図

【図３】本発明の第２の実施例におけるプログラマブル
カウンタのブロック図

【図４】第２の実施例におけるオーバーフロー出力及び
カウンタ出力のタイミング図

【図５】従来のプログラマブルカウンタのブロック図

【図６】従来のプログラマブルカウンタのオーバーフロ
ー出力及びカウンタ出力のタイミング図

【符号の説明】

１ 分周回路 ２ カウンタ ３ データレジスタ ４ データレジスタＡ ５ データレジスタＢ ６ 制御回路 ７ データレジスタＣ １１ クロック入力 １２ カウンタクロック １３ オーバーフロー出力 １４ カウンタ出力 １５〜１９ データ伝送路

Claims (1)

【特許請求の範囲】
1. 【請求項１】一つのカウンタと、上記カウンタにデータ
   をロードするための、複数個のデータ・レジスタと、そ
   れぞれのデータ・レジスタのデータの転送を制御する制
   御回路とを有することを特徴とする、プログラマブルカ
   ウンタ。