JPH01118944A - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
- Publication number
- JPH01118944A JPH01118944A JP62276026A JP27602687A JPH01118944A JP H01118944 A JPH01118944 A JP H01118944A JP 62276026 A JP62276026 A JP 62276026A JP 27602687 A JP27602687 A JP 27602687A JP H01118944 A JPH01118944 A JP H01118944A
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- JP
- Japan
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- memory
- data
- cache memory
- tag
- cache
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はパーソナルコンビーータに使用して好適なキャ
ッシュメモリ制御装置に関する。
ッシュメモリ制御装置に関する。
（従来の技術）
キャッジ、メモリは汎用コンピュータやミニコンピユー
タ等でメモリアクセスの高速化の念め使用される方式で
ある。これらのコンピュータでは一般的に第３図に示す
パス構造を採用することが多い。第３図を用い簡単に従
来例を説明する。
タ等でメモリアクセスの高速化の念め使用される方式で
ある。これらのコンピュータでは一般的に第３図に示す
パス構造を採用することが多い。第３図を用い簡単に従
来例を説明する。
例えばデータ等をハードディスク等入出力デバイス３５
から入力する場合１通常ＤＭＡコントローラ（ＤＭＡＣ
） ｊ ４を介しメインメモリ３３にデータ転送する。
から入力する場合１通常ＤＭＡコントローラ（ＤＭＡＣ
） ｊ ４を介しメインメモリ３３にデータ転送する。
この時ＣＰＵ ３１はこの動作に関与していない。従が
って、キャッシュメモリ３２とメインメモリ３３の内容
の不一致が生じることがある。
って、キャッシュメモリ３２とメインメモリ３３の内容
の不一致が生じることがある。
（発明が解決しようとする問題点）
上記不具合に対処するため、キャッジ、メモリ中に、デ
ータの有効ピットを用意し、不一致が起きたときに、こ
の有効ビットをクリア、即ち無効とし、読出しを禁止す
る制御を施している。しかし、これらの制御は非常に複
雑でありその制御のロジックは大きく高価なものであっ
た。
ータの有効ピットを用意し、不一致が起きたときに、こ
の有効ビットをクリア、即ち無効とし、読出しを禁止す
る制御を施している。しかし、これらの制御は非常に複
雑でありその制御のロジックは大きく高価なものであっ
た。
ところで最近の３２ビツトマイクロプロセツサは従来の
８ビツト、１６ビツトのマイクロプロセッサに比べ非常
に高速であるためその能力を最大限に引き出すために、
キャッシュメモリを採用することが考えられる。ノ等−
ソナルコンピュータにキャッシュメモリを採用する場合
、上述した様にロジックが複雑且つ大きくなυコストも
上がる。
８ビツト、１６ビツトのマイクロプロセッサに比べ非常
に高速であるためその能力を最大限に引き出すために、
キャッシュメモリを採用することが考えられる。ノ等−
ソナルコンピュータにキャッシュメモリを採用する場合
、上述した様にロジックが複雑且つ大きくなυコストも
上がる。
本発明はこのことに鑑みてなされ次ものであシ、ロジッ
クを簡単で、小さくし、更にコストを下げるためのキャ
ッシュメモリ制御方式を提供することを目的とする。
クを簡単で、小さくし、更にコストを下げるためのキャ
ッシュメモリ制御方式を提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
本発明はキャッシュメモリがタグの有効ビットを持たず
にキャッシュの動作を簡素化するものであり、ＣＰＵ及
びＤＭＡコントローラがバスマスタになつてバスとなっ
てパスに接続されるメインメモリ及びキャッシュメモリ
を使用するコンピュータシステムにおいて上記メインメ
モリのデータの一部写しを記憶するデータメモリとタグ
情報を記憶するタグメモリと、上記メモリ使用デバイス
により生成声れるアドレスに従がいタグ情報を比較する
コンミ４レー夕と、上記バスマスタになつてバスがいず
れであってもデータ書込み時にタグメモリの内容を調べ
、キャッジ、メモリ中にメインメモリと同じアドレスが
保持されているなら新データに書替え、否のときキャッ
ジ、メそすに対しノーオペレーションの実行指示を行な
うキャッジ、メモリ制御回路とを備え次ものである。
にキャッシュの動作を簡素化するものであり、ＣＰＵ及
びＤＭＡコントローラがバスマスタになつてバスとなっ
てパスに接続されるメインメモリ及びキャッシュメモリ
を使用するコンピュータシステムにおいて上記メインメ
モリのデータの一部写しを記憶するデータメモリとタグ
情報を記憶するタグメモリと、上記メモリ使用デバイス
により生成声れるアドレスに従がいタグ情報を比較する
コンミ４レー夕と、上記バスマスタになつてバスがいず
れであってもデータ書込み時にタグメモリの内容を調べ
、キャッジ、メモリ中にメインメモリと同じアドレスが
保持されているなら新データに書替え、否のときキャッ
ジ、メそすに対しノーオペレーションの実行指示を行な
うキャッジ、メモリ制御回路とを備え次ものである。
（作用）
上記構成においてＣＰＵがバスマスタになつてバスとな
ったときＣＰＵはアドレスバスにアドレスを出力し制御
パスにリードのスティタスを出力する。最初、キャッジ
、メモリが動作し、ヒツトであればキャッジ、メモリか
らデータをリードしメインメモリからはリードしない。
ったときＣＰＵはアドレスバスにアドレスを出力し制御
パスにリードのスティタスを出力する。最初、キャッジ
、メモリが動作し、ヒツトであればキャッジ、メモリか
らデータをリードしメインメモリからはリードしない。
ミスであればキャッジ、メモリからリードせず更にキャ
ッシュメモリの内容も更新する。ＤＭＡコントローラが
バスマスタになつてバスの時はまず、ＤＭＡコントロー
ラが必要データを入出力デバイスから得、次のサイクル
でメインメモリにライトする。この時、キャッシュメモ
リ中のタグメモリを調ベキャッシュメモリ中にメインメ
モリと同じアドレスが保持されているならば新しいデー
タで書替え、そりでなければノーオペレーションを実行
する。
ッシュメモリの内容も更新する。ＤＭＡコントローラが
バスマスタになつてバスの時はまず、ＤＭＡコントロー
ラが必要データを入出力デバイスから得、次のサイクル
でメインメモリにライトする。この時、キャッシュメモ
リ中のタグメモリを調ベキャッシュメモリ中にメインメ
モリと同じアドレスが保持されているならば新しいデー
タで書替え、そりでなければノーオペレーションを実行
する。
このことにより、バスマスタになつてバスがＣＰＵであ
ろうとＤＭＡコントローラであろうとキャッシュメモリ
の内容はメインメモリと常に一致し、タグメモリ中に有
効ビットを持つ必要がなくなるため、制御が簡単化され
、更に周辺ハードウェアの削減がはがれる。
ろうとＤＭＡコントローラであろうとキャッシュメモリ
の内容はメインメモリと常に一致し、タグメモリ中に有
効ビットを持つ必要がなくなるため、制御が簡単化され
、更に周辺ハードウェアの削減がはがれる。
（実施例）
以下図面を使用して本発明実施例について詳細に説明す
る。第１図は本発明の実施例を示すブロック図である。
る。第１図は本発明の実施例を示すブロック図である。
図において、１１は全体の処理を行うＣＰＵ、１２はプ
ログラムやデータを蓄えるメインメモリ、１３はＣＰＵ
１１のメインメモリ３３へのアクセスを高速化するた
めのキャッシュメモリである。１４はプログラムやデー
タをやりとりする入出力デバイスであり、１５はこの入
出力デバイス１４とメインメモリ１２との間のＤＭＡ転
送を行う次めのＤＭＡコントローラ（ＤＭＡＣ）である
。
ログラムやデータを蓄えるメインメモリ、１３はＣＰＵ
１１のメインメモリ３３へのアクセスを高速化するた
めのキャッシュメモリである。１４はプログラムやデー
タをやりとりする入出力デバイスであり、１５はこの入
出力デバイス１４とメインメモリ１２との間のＤＭＡ転
送を行う次めのＤＭＡコントローラ（ＤＭＡＣ）である
。
１６は上述した各構成要素１１〜１５を共通接続するパ
スである。本発明にて使用されるキャッジ、メモリ１３
はダイレクトマツプ方式で書き込み制御がライトスルー
で使用されるものとする。キャッシュメモリ１３の内部
構成は第２図に示される。
スである。本発明にて使用されるキャッジ、メモリ１３
はダイレクトマツプ方式で書き込み制御がライトスルー
で使用されるものとする。キャッシュメモリ１３の内部
構成は第２図に示される。
１３１は、タグアドレス格納するタグ用ＲＡＭ。
１３２はキャッジ、されたデータを格納するためのデー
タ用ＲＡＭである。１３３は、タグの内容を書き換える
ときにアドレスバスのタグフィールドをタグ用ＲＡＭ
Ｚ ３１に通すためのバッファ、１３４は、キャッシュ
メモリのデータがヒツトしているか否かを判定するコン
トロ−ラである。又、１３５−はキャツシュメモリ１３
全体ＯＲ＠ａｄ／Ｗｒｌ ｔｏを制御する制御回路であ
る。
タ用ＲＡＭである。１３３は、タグの内容を書き換える
ときにアドレスバスのタグフィールドをタグ用ＲＡＭ
Ｚ ３１に通すためのバッファ、１３４は、キャッシュ
メモリのデータがヒツトしているか否かを判定するコン
トロ−ラである。又、１３５−はキャツシュメモリ１３
全体ＯＲ＠ａｄ／Ｗｒｌ ｔｏを制御する制御回路であ
る。
尚２１はキャッシュメモリ１３のヒツトミスを判定スる
ためのアドレスバス中のタグフィールド、２２はタグ用
ＲＡＭ １３１、データ用ＲＡＭ １３２のアドレスと
して入力されるアドレスバスの中のインデックスフィー
ルド、２３１ｒｌ、ヤヤツシュされたデータを流すため
のデータバス、２４はタグ用ＲＡＭ Ｚ ３１に読み書
きされるタグデータ、２５はコンパレータ１３４から出
力されるヒツト信号、２６はタグ用ＲＡＭ Ｚ ３１、
データ用ＲＡＭ １３２、そしてコンパレータ１３４を
制御するための制御信号がそれぞれ伝播する信号線であ
る。
ためのアドレスバス中のタグフィールド、２２はタグ用
ＲＡＭ １３１、データ用ＲＡＭ １３２のアドレスと
して入力されるアドレスバスの中のインデックスフィー
ルド、２３１ｒｌ、ヤヤツシュされたデータを流すため
のデータバス、２４はタグ用ＲＡＭ Ｚ ３１に読み書
きされるタグデータ、２５はコンパレータ１３４から出
力されるヒツト信号、２６はタグ用ＲＡＭ Ｚ ３１、
データ用ＲＡＭ １３２、そしてコンパレータ１３４を
制御するための制御信号がそれぞれ伝播する信号線であ
る。
以下本発明実施例の動作について詳細に説明する。まず
、ＣＰＵ １１がバスマスタになつてバスのときについ
て説明すると、例えばメインメモリ１２からリードする
とき、ＣＰＵ １１は、アドレスバスにアドレスを出力
し、制御パスにメモリリードのステータスを出力する。
、ＣＰＵ １１がバスマスタになつてバスのときについ
て説明すると、例えばメインメモリ１２からリードする
とき、ＣＰＵ １１は、アドレスバスにアドレスを出力
し、制御パスにメモリリードのステータスを出力する。
初めにキャッシュメモリ１３が動作し、ヒツトであれば
、キャッシュメモリ１３からデータをリードし、メイン
メモリ１２からはリードしない。もし、ミスであればキ
ャッシュメモリドし、更に、キャッシュメモリ１３の内
容も更新する。
、キャッシュメモリ１３からデータをリードし、メイン
メモリ１２からはリードしない。もし、ミスであればキ
ャッシュメモリドし、更に、キャッシュメモリ１３の内
容も更新する。
？ＫＫ、ＤＭＡコントローラ１５がバスマスタになつて
バスのときについて説明する。例えば、入出力デバイス
１４からデータをリードしメインメモリ１２に転送する
とき、ＤＭＡコントローラは必要データを入出力デバイ
ス１４からリードする。
バスのときについて説明する。例えば、入出力デバイス
１４からデータをリードしメインメモリ１２に転送する
とき、ＤＭＡコントローラは必要データを入出力デバイ
ス１４からリードする。
そして、それと同時に、または−度リードデータをＤＭ
Ａコントローラ１５が保持してから次のサイクルに、メ
インメモリ１２にライトする。このとき、キャッシュメ
モリ１３にメインメモリ１２と同じアドレスが保持され
ているならば新しいデータで書き変え、そうでなければ
、キャッシュメモリ１３に対しては何もしない。以上の
ようにバスマスタになつてバスが、ＣＰＵ１１であって
も、ＤＭＡコントローラ１５であってもキャッシュメモ
リ１３の内容は常にメインメモリ１２と一致している。
Ａコントローラ１５が保持してから次のサイクルに、メ
インメモリ１２にライトする。このとき、キャッシュメ
モリ１３にメインメモリ１２と同じアドレスが保持され
ているならば新しいデータで書き変え、そうでなければ
、キャッシュメモリ１３に対しては何もしない。以上の
ようにバスマスタになつてバスが、ＣＰＵ１１であって
も、ＤＭＡコントローラ１５であってもキャッシュメモ
リ１３の内容は常にメインメモリ１２と一致している。
次に、第２図を用い上述したキャッシュメモリ１３の詳
細動作について説明する。動作にはリードとライト、そ
してヒツトとミスの組み合せで４通シの場合がある。ま
ずリードでヒツトのときについてのみ説明する。アドレ
スが入力されるとインデックスフィールド２２の部分は
タグ用ＲＡＭ１３１に入力され、ここでタグデータが出
力され、コン・母レータ１３４に入力されあらかじめ入
力されていたアドレスのタグフィールド２１と比較され
る。ここで一致が確認されるとヒツトとみなされ、デー
タ用ＲＡＭ １３２からデータがデータバス２３上に出
力される。このデータをＣＰＵ Ｉ Ｚ等のバスマスタ
になつてバスがリードする。
細動作について説明する。動作にはリードとライト、そ
してヒツトとミスの組み合せで４通シの場合がある。ま
ずリードでヒツトのときについてのみ説明する。アドレ
スが入力されるとインデックスフィールド２２の部分は
タグ用ＲＡＭ１３１に入力され、ここでタグデータが出
力され、コン・母レータ１３４に入力されあらかじめ入
力されていたアドレスのタグフィールド２１と比較され
る。ここで一致が確認されるとヒツトとみなされ、デー
タ用ＲＡＭ １３２からデータがデータバス２３上に出
力される。このデータをＣＰＵ Ｉ Ｚ等のバスマスタ
になつてバスがリードする。
次にリードでミスのときについて説明する。コンバレー
ｐ１３４で比較するところまでは上述したリードでヒツ
トのときと同様である。コンパレータ１３４で比較され
、一致していなければミスとみなされ、キャッシュメモ
リ１３は動作を中断しメインメモリ１２にミスであるこ
とを知らせ、メインメモリ１２からのデータがデータバ
ス２３上に出力されるのを待つ。データが出力されたと
きデータ用ＲＡＭ １３２には、そのデータが書き込ま
れ、更に、タグ用ＲＡＭ １ｊ １には、バッファ１３
３を通して、アドレスバスのタグフィールド２１の情報
が書き込まれる。次にライトでヒツトのときについて説
明する。同様に、コンパレータ１３４でタグが比較され
、一致していれば、ヒツトとみなされ、データバス２３
上のデータがデータ用ＲＡＭ １３２に書き込まれる。
ｐ１３４で比較するところまでは上述したリードでヒツ
トのときと同様である。コンパレータ１３４で比較され
、一致していなければミスとみなされ、キャッシュメモ
リ１３は動作を中断しメインメモリ１２にミスであるこ
とを知らせ、メインメモリ１２からのデータがデータバ
ス２３上に出力されるのを待つ。データが出力されたと
きデータ用ＲＡＭ １３２には、そのデータが書き込ま
れ、更に、タグ用ＲＡＭ １ｊ １には、バッファ１３
３を通して、アドレスバスのタグフィールド２１の情報
が書き込まれる。次にライトでヒツトのときについて説
明する。同様に、コンパレータ１３４でタグが比較され
、一致していれば、ヒツトとみなされ、データバス２３
上のデータがデータ用ＲＡＭ １３２に書き込まれる。
最後に、ライトでミスのときについて説明する。
Ｍｍに、コンパレータ１３４でタグが比較され、一致し
ていなければミスとみなされ、タグ用ＲＡＭ１３１もデ
ータ用ＲＡＭ １３２も書き込まれずに動作を終了する
◇ 以上説明の様に、本発明では、キャッシュメモリがタグ
の有効ピットを持たずにキャッシュの動作の簡素化して
いる。
ていなければミスとみなされ、タグ用ＲＡＭ１３１もデ
ータ用ＲＡＭ １３２も書き込まれずに動作を終了する
◇ 以上説明の様に、本発明では、キャッシュメモリがタグ
の有効ピットを持たずにキャッシュの動作の簡素化して
いる。
［発明の効果］
以上説明の様に本発明に従えばＤＭＡコントローラがバ
スマスタになつてバスであってもキャッシュメモリとメ
インメモリの間でデータの不一致が起こることなく、キ
ャッシュメモリ内にタグの有効ビラトラ持つ必要がなく
なシ制御のロジックが簡潔になり、ロジック量も小さく
できる。更にそれによりコストの低減化をはかることが
できる。上記の効果により、高速なマイクロプロセッサ
を使用し次パーソナルコンピュータにも比較的安価で容
易にキャッシュメモリを組み込むことができる。
スマスタになつてバスであってもキャッシュメモリとメ
インメモリの間でデータの不一致が起こることなく、キ
ャッシュメモリ内にタグの有効ビラトラ持つ必要がなく
なシ制御のロジックが簡潔になり、ロジック量も小さく
できる。更にそれによりコストの低減化をはかることが
できる。上記の効果により、高速なマイクロプロセッサ
を使用し次パーソナルコンピュータにも比較的安価で容
易にキャッシュメモリを組み込むことができる。
第１図は本発明の実施例を示すブロック図、第２図は第
１図中のキャッシュメそり周辺部分を詳細に示すブロッ
ク図、第３図は従来例を示すブロック図である。 １１・・・ＣＰＵ、１２・・・メインメモリ、１３・・
・キャッシュメモリ、１４・・・入出力デバイス、１５
・・・ＤＭＡコントローラ、１３１・・・タグ用メモリ
、１３２・・・データ用メモリ、１３３・・・バッファ
、１３４・・・コン／４’レータ、１３５・・・キャッ
シュメモＩＪ 制御回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図
１図中のキャッシュメそり周辺部分を詳細に示すブロッ
ク図、第３図は従来例を示すブロック図である。 １１・・・ＣＰＵ、１２・・・メインメモリ、１３・・
・キャッシュメモリ、１４・・・入出力デバイス、１５
・・・ＤＭＡコントローラ、１３１・・・タグ用メモリ
、１３２・・・データ用メモリ、１３３・・・バッファ
、１３４・・・コン／４’レータ、１３５・・・キャッ
シュメモＩＪ 制御回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図
Claims (1)
- ＣＰＵ及びＤＭＡコントローラがバスマスタになってバ
スに接続されるメインメモリ及びキャッシュメモリを使
用するコンピュータシステムにおいて、上記メインメモ
リのデータの一部写しを記憶するデータメモリと、タグ
情報を記憶するタグメモリと、上記メモリ使用デバイス
により生成されるアドレスに従がいタグ情報を比較する
コンパレータと、上記バスマスタがいずれであってもデ
ータ書込み時にタグメモリの内容を調べ、キャッシュメ
モリ中にメインメモリと同じアドレスが保持されている
なら新データに書換え、否のときキャッシュメモリに対
しノーオペレーションの実行指示を行なうキャッシュメ
モリ制御回路とを具備することを特徴とするキャッシュ
メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276026A JPH01118944A (ja) | 1987-10-31 | 1987-10-31 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276026A JPH01118944A (ja) | 1987-10-31 | 1987-10-31 | キャッシュメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01118944A true JPH01118944A (ja) | 1989-05-11 |
Family
ID=17563760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276026A Pending JPH01118944A (ja) | 1987-10-31 | 1987-10-31 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01118944A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105090A (ja) * | 1993-09-20 | 1995-04-21 | Internatl Business Mach Corp <Ibm> | 非同期ｄｍａキャッシュ |
-
1987
- 1987-10-31 JP JP62276026A patent/JPH01118944A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105090A (ja) * | 1993-09-20 | 1995-04-21 | Internatl Business Mach Corp <Ibm> | 非同期ｄｍａキャッシュ |
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